TSMC, 1.4nm 및 1nm 로드맵
TSMC는 최근 북미 기술 심포지엄 등을 통해 2nm 이후의 차세대 공정 로드맵을 구체화했다.
2026년 현재 확인된 1.4nm(A14)및 1nm(A10) 공정의 로드맵에 대해 알아보자.
1. TSMC 초미세 공정 로드맵 (2025~2030)
TSMC는 2nm 양산을 시작으로 옹스트롬 시대로 진입하며, 공정 명칭을 A(Angstrom)로 변경했다.
2nm 명칭 N2는 1세대 GAA (나노시트)로 도입되어 25년 하반기부터 양산 중이다.
1.6nm 명칭 A16은 26년 하반기부터 예정되어 있고 BS-PDN(후면 전력 공급) 최초 도입 예정이다.
1.4nm 명칭 A14는 27년~28년이 목표이며 2세대 GAA, 저전력/고성능 최적화가 목표다.
1nm 명칭 A10은 30년이 목표이며 CFET 또는 2D 물질 검토 중이다.
2. 1.4nm (A14) 공정 : 구체화된 실행 전략
A14 공정은 단순히 크기를 줄이는 것을 넘어, 성능과 전력 효율의 극대화를 목표로 한다.
N2 공정에서 도입된 나노시트 구조를 더욱 개선한 2세대 GAA 기술이 적용된다.
N2 대비 성능은 약 15% 향상, 전력 소모는 30% 절감될 것으로 기대된다.
노광 장비 선택 : TSMC는 A14 공정에서 High-NA EUV를 필수적으로 사용하지 않겠다는 의사를 내비쳤다.
대당 5,000억 원이 넘는 장비 가격 부담 대신, 기존 EUV 장비의 멀티 패터닝 기술과 펠리클(Pellicle) 성능 개선을 통해 비용 효율성을 확보하려는 전략이다.
실현 가능성은 매우 높으며 이미 공정 개발이 본궤도에 올랐으며, 대만 타인난의 샤룬(Shalun) 산업단지 등에 A14 전용 생산 라인 건설이 계획되어 있다.
3. 1nm (A10) 공정 : 한계 돌파를 위한 도전
1nm는 반도체 물리적 한계에 근접하는 꿈의 공정으로 불리며, 혁신적 변화가 예고되어 있다.
CFET(Complementary FET) 구조 : GAA(나노시트)를 수직으로 한 층 더 쌓아 올리는 방식이다.
이를 통해 칩 면적을 최대 50%까지 줄이면서 성능을 획기적으로 높일 수 있다.
신소재 도입 : 실리콘(Si)의 한계를 넘기 위해 2D 물질(이황화몰리브덴 등)이나 탄소 나노튜브 같은 신소재를 채널에 적용하는 연구를 MIT, 대만 국립대와 협력하여 진행 중이다.
중장기적 가능성이 높은 상태이다.
TSMC는 2030년까지 단일 패키지에 1조 개의 트랜지스터를 집적하겠다는 목표를 세웠다.
1nm 이하에서는 양자 터널링 효과 등 물리적 난제가 많아 이를 제어할 수 있는 공정 안정화가 관건이다.
4. 핵심 기술 트렌드 및 시사점
후면 전력 공급(BS-PDN) : A16부터 본격 도입되는 이 기술은 전력 배선을 웨이퍼 뒷면에 배치하여 신호 간섭을 줄이고 전력 효율을 높이다. 이는 1nm 공정 실현을 위한 필수 관문이다.
어드밴스드 패키징(CoWoS, SoIC) : 미세화가 어려워질수록 칩을 묶는 패키징 기술이 중요해진다.
TSMC는 A14/A10 공정과 연계하여 시스템 온 패키지 능력을 강화하고 있다.
지정학적 리스크와 인프라 : 대만 내 용수·전력 공급 문제와 더불어 글로벌 생산 거점에서의 첨단 공정 이식 속도가 변수가 될 수 있다.
결론적으로, TSMC는 1.4nm까지는 기존 기술의 숙련도를 높여 안정적으로 진입하고, 1nm에서는 CFET이라는 완전히 새로운 구조를 통해 초격차를 유지하려는 전략을 취하고 있다.
TSMC의 2 나노(N2) 및 그 이하 초미세 공정은 단순히 더 빠른 칩을 만드는 것을 넘어, 클라우드 기업인 구글과 아마존의 AI 주도권과 클라우드 비용 최적화와도 맞물려 있다.
1. 초미세 공정의 중요성 : 성능과 효율의 임계점 돌파
① 전력 효율(Performance per Watt)의 극대화
데이터 센터 운영 비용의 약 30~40%는 전력비와 냉각비이다.
수치적 가치 : TSMC 2 나노 공정은 3 나노(N3E) 대비 동일 전력에서 성능이 10~15% 향상되거나, 동일 성능에서 전력 소모가 25~30% 감소한다.
이는 수만 대의 서버를 운영하는 아마존 AWS나 구글 클라우드 입장에서 연간 수천억 원의 운영비를 절감할 수 있는 수치이다.
② 트랜지스터 집적도와 AI 연산 능력
거대 언어 모델(LLM)이 커질수록 칩 하나에 더 많은 연산 장치를 넣어야 한다.
로드맵 상의 변화 : 2 나노부터 도입되는 나노시트(Nanosheet) GAA구조와 차세대 A16 공정의 후면 전력 공급(BS-PDN) 기술은 칩의 가용 면적을 넓혀준다.
구글 TPU나 아마존 Trainium 칩이 한정된 크기 내에서 더 많은 AI 매개변수(Parameters)를 처리할 수 있게 함으로써 경쟁사(MS, 메타 등)와의 AI 인프라 격차를 벌리는 핵심 요소가 된다.
2. 구글·아마존의 TSMC 협업
① 구글 : 설계 자산의 완전한 통합
구글의 자체 설계 칩인 TPU(AI 가속기)와 VCU(비디오 처리)는 7 나노부터 현재 3 나노까지 전량 TSMC에서 생산 중이다.
특히 스마트폰용 텐서(Tensor) G5 칩부터는 기존 삼성 파운드리를 떠나 TSMC의 3 나노 공정 및 최첨단 패키징을 채택하며 락인이 더욱 심화되었다.
구글의 AI 인프라 중 핵심 연산을 담당하는 TPU의 100%가 TSMC 공정 기반이다.
TSMC의 설계 라이브러리(IP)에 맞게 최적화된 구글의 칩 설계를 타 파운드리(인텔, 삼성 등)로 옮기려면 설계 자체를 처음부터 다시 해야 하는 수준의 천문학적 비용과 시간이 소요된다.
② 아마존 (AWS) : 맞춤형 서버 칩의 표준화
아마존은 자체 CPU인 그라비톤(Graviton)과 AI 칩 트레이니움(Trainium), 인퍼런시아(Inferentia)를 통해 인텔·엔비디아 의존도를 낮추고 있다.
이 칩들은 TSMC의 7 나노, 5 나노를 거쳐 현재 3 나노 및 2 나노 예약 물량에 포함되어 있다.
AWS 고객의 약 20% 이상이 이미 가성비가 높은 그라비톤 인스턴스를 사용 중이다.
아마존이 TSMC와의 협업을 중단할 경우, 클라우드 서비스의 가격 경쟁력을 유지할 수 없게 된다.
또한, TSMC의 CoWoS기술 없이는 아마존의 고성능 AI 칩 구현이 불가능한 구조이다.
3. 로드맵 기반의 미래 협력 (2026~2030)
TSMC의 로드맵에 따른 구글과 아마존의 전략적 위치는 다음과 같다.
2025~2026년 (2 나노/N2) : 구글과 아마존은 초기 양산 물량의 상당 부분을 확보할 것으로 보인다.
이는 차세대 LLM 학습을 위한 커스텀 칩 생산을 위한 것이다.
2027년 이후 (A14/1.4 나노) : 이 시점에는 칩의 설계가 극도로 복잡해져, TSMC의 OIP(Open Innovation Platform) 생태계 없이는 칩 설계 자체가 불가능해질 전망이다.
두 기업은 TSMC의 로드맵에 맞춰 자사의 소프트웨어 스택까지 최적화하고 있어, 사실상 기술적 공동체가 됩니다.
구글과 아마존은 전체 칩 생산의 90% 이상을 TSMC에 의존하고 있으며, 공정이 미세화될수록(2 나노 이하) 이 수치는 100%에 수렴할 가능성이 높다.
TSMC 입장에서도 이들은 단순 고객사가 아니라, 공정 개발 비용을 분담하고 대규모 물량을 보장해 주는 전략적 재무 협업 관계이다.