앞에서 최초의 반도체 소자는 진공관 대신에 1947년 미국의 벨 연구소에서 발명되었다고 언급하였다. 그 후 10여 년 뒤에 집적 회로(integrated circuit: IC)가 발명되었다. 1958년 TI의 킬비(Jack S. Kilby, 1923~2005)와 1959년 당시 Fairchild 반도체 회사의 노이스(Robert N. Noyce, 1927~1990)가 최초로 IC의 개념을 특허로 출원하였다. 두 회사는 발명 특허의 우선권을 위하여 장기간에 걸쳐 법적 소송을 벌였으나 최종적으로 TI의 킬비가 IC의 발명권을 인정받았다. 그림 4는 최초의 집적 회로 발명의 포인트를 보여 주고 있다. 킬비의 발명 제안서에 웨이퍼는 게르마늄(Germanium)이었고, 노이스의 그것은 실리콘(Silicon)이었다. 두 발명의 큰 차이점은 킬비는 트랜지스터와 다른 소자들을 웨이퍼 위에 선(wire)으로 연결하는 것인데 반하여 노이스의 그것은 선조차도 웨이퍼 위에 새겨 놓았다. 기술적으로는 노이스의 발명이 우수하지만, 법원은 킬비의 특허 출원의 우선성을 인정하였다. 노이스의 집적 회로 기술의 핵심은 당시에 최초로 시도되었던 플라나(planar) 기술의 적용이었다. 실리콘 웨이퍼를 사용하여 그 위에 평면 작업으로 집적 회로를 구성하는 아이디어는 오늘날까지 유지되고 있다.
그림 4. 최초의 집적 회로(IC) 개념도. 위: 킬비, 1958; 아래: 노이스, 1959.
반도체 소자 개발 초기에는 단결정 성장법으로 grown-in transistor를 제작하였으나 플라나 기술과 당시에 처음 나온 MOSFET 구조를 적용함으로써 반도체 기술의 획기적인 발전을 이루게 되었다. 특히 트랜지스터 이외에 수동소자인 RLC 성분을 실리콘 위에 만들고 이를 바로 금속 배선으로 연결함으로써 집적 회로의 장점을 크게 살렸다. 저항(R) 성분은 실리콘 재료에 불순물의 양을 조절함으로써, 유전(C) 성분은 실리콘 산화물인 SiO2가 우수한 유전 성질을 보인다는 것을 발견하고 유용하게 활용하였다. 한동안 실리콘 웨이퍼 위에 유도(L) 성분의 구현이 어렵다고 판단되었으나 그 뒤 이 문제도 해결하여 통신 칩에 획기적인 전기를 마련하여 집적화를 더욱 가속하였다.
그림 4의 개념도에 보면, 금속 배선이 트랜지스터와 같은 평면에 존재하나. 집적 회로 제작 기술의 발달로 트랜지스터 위층에 금속 배선을 형성하게 되었다. 플래나 기술로 nMOS와 pMOS 트랜지스터를 형성하고 절연체로 덮은 후에 구멍(via)을 뚫어 게이트 간을 연결하고 n+나 p+ 지역끼리 연결(contact)하면 된다는 생각에 이르렀다. 이로써 플래나 기술로 3차원 구조를 실현하게 되었다. 메모리 등 간단한 금속 배선은 2층 정도의 금속 배선 층이면 충분하지만, 복잡한 논리를 구성해야 하는 집적 회로에서는 그 이상의 금속 배선 층이 필요하다. 이렇게 하여 플래나 제조공정이 확립되고, 그 제조 순서를 공정 흐름도(process flow)라고 부른다. 공정 흐름도에 의하면 확산(diffusion) 혹은 박막(thin film) - 노광(photo) - 식각(etching)의 과정이 여러 번 반복되며 실리콘 칩이 완성되어 간다. MOS 구조를 완성하고 절연체로 덮기까지를 실리콘 소자 제조의 앞(front end) 공정, 금속 배선 이후를 후(back end) 공정이라고 부르기도 한다. 한동안 ASIC(application specific integrated circuit)라고 하여 FAB 공장에서 앞 공정을 무작위로 진행하여 게이트 어레이(gate array)를 제조하고, 디자인 전문회사로부터 제품을 수주받은 후, 후공정을 진행하여 실리콘 제조 기간을 단축할 수 있다고 하였다. FAB을 운영하는 회사는 물량이 많은 제품의 수주를 선호하게 된다. 이래서 ASSP(application specific standard product) IC가 환영받게 된다.
이렇게 반도체 소자가 집적되는 현상을 한때 LSI(large scale integration)라고 부르고, 이러한 경향을 VLSI(very large scale integration) 혁명 혹은 축소화(miniaturization)라고 부른다. 한동안 일본인이 VLSI 혁명을 주도하여 그들의 정신문화가 축소지향형이라서 그렇다고 분석하기도 하였다. 축소화가 진행할수록 VLSI, ULSI(ultra large scale integration) 등으로 일컬었는데, 지금은 잘 안 쓰는 말이 되어 버렸다. 진공관이 주류를 이루었던 1940년대에 1인치 입방체 안에 들어가는 소자가 한 개였다면, 트랜지스터 소자가 발명된 후인 1950년대에는 같은 부피에 트랜지스터 10개 정도, 1960년대에는 트랜지스터 1,000개 정도, 1980년대에는 트랜지스터 백만 개 정도, 2000년에는 트랜지스터 1억 개 이상으로 시간이 지남에 따라 집적도 향상이 있어 왔다. 이러한 집적도 향상의 추진력은 ‘더 작을수록 더 좋다(The smaller, the better)’는 축소 지향성이다. 집적도 향상은 회로 선폭의 축소로 이루어졌는데, 이로써 같은 면적에 더 많은 회로를 심게 되고, 그 효과로 전자 제품의 가격이 감소하고, 동작 속도가 증가하고, 제품의 소비 전력이 감소하고, 제품의 신뢰성이 증가하게 되었다. 반도체 칩 위에 지도를 그린다면 1960년대에는 중소도시 하나를 그렸다면, 1970년대에는 비슷한 크기의 지도에 경기도나 서울특별시 같은 지방자치단체의 지도가 들어갔고, 1980년대에는 대한민국 전도가 들어갔고, 1990년대에는 아시아 전도를, 2000년대에는 세계 전도를 담을 수 있게 되었다. 세월이 지날수록 커버하는 영역이 늘어났어도 담고 있는 내용물 곧 지도의 상세함은 그대로 유지되어 있다. 이는 자동차를 운전할 때 내비게이션의 인도하는 길을 생각하면 쉽게 이해가 간다.
집적 회로 기술의 변천을 보면 1960년대 초에는 소규모 집적(small scale integration) 시대로 칩당 10개 정도로 mm 이하의 트랜지스터 크기(feature size)였는데, 1970년대 들어서는 중간 집적도(medium scale integration)의 시대로 마이크로미터 크기의 트랜지스터가 1,000개 수준으로 들어가게 되고, 대규모 집적 회로인 LSI를 실현한 1980년대에는 한 개의 칩 안에 마이크로미터 이하 크기의 트랜지스터를 수십만 개 넣게 되고, VLSI 시대인 1990년대에는 0.5 마이크로미터 이하 크기의 트랜지스터가 1억 개 정도 들어가게 되었다. ULSI 시대인 2000년대 들어와서는 트랜지스터의 크기는 나노미터가 되었고 한 칩 안에 10억 개 이상의 트랜지스터가 심어지게 되었다. 이에 따라 각종 신기술이 적용되고 실리콘 제조공정이 복잡하게 되고 칩 제조 시에 필요한 마스크(레티클)의 숫자도 4개에서 30여 개 수준이 되었다.
반도체 소자의 축소화 경향을 무어의 법칙이라고 부른다. 인텔의 공동 창업자인 무어(Gordon Moore, 1929~2023)가 Fairchild 반도체 회사의 경험을 바탕으로 1965년 한 잡지에 투고한 글에서, 한 칩 안에 들어가는 트랜지스터의 숫자 즉 집적 회로의 복잡도가 매년 두 배 증가한다고 발표하였다. 그로부터 10년 뒤인 1975년에 무어는 기술 발전의 포화로 집적도가 두 배 증가하는 사이클이 2년이라고 수정하는 글을 발표하기도 하였다. 이 법칙은 그 뒤 오늘날까지도 지켜져 왔다고 전문가들은 말하고 있다. 무어의 법칙은 디지털 능력이 계속 지수적으로 발전한다는 이론으로 확대되었고 디지털 기술의 발전으로 정보화 기술(information technology; IT) 제품의 가격이나 성능이 향상되는 경향을 나타낸다고 이해되고 있다. 이 법칙은 반도체 소자 등 하드웨어의 발전 속도뿐만 아니라 소프트웨어의 발전 속도도 표현하고 있다. 이는 인텔의 사업영역인 마이크로프로세서의 용량과 속도의 변천을 생각하면 쉽게 이해된다. 1971년에 2,300개의 트랜지스터를 포함하는 4004 마이크로프로세서가 1975년에는 65,000개의 트랜지스터를 갖고 있는 8080 마이크로프로세서가 되었고, 1989년에는 1,400,000여 개의 트랜지스터를 갖고 있는 486 마이크로프로세서를 거쳐 2002년에는 55,000,000여 개의 트랜지스터를 갖고 있는 Pentium 마이크로프로세서로 진화되었다.
