안녕하세요, 우리는 AI를 동작시키는 알고리즘과 인프라에 대해 알아보고 있습니다.
이번 회는 실제 인프라 구성요소들의 기술적인 부분에 대해 이야기합니다.
양자역학과 물리학이 실제로 산업에서 특히, AI를 움직이게 하기 위해 사용되는 것을 목격하실 수 있습니다.
다만 해당 내용은 전문 지식이 부족한 분들에게는 매우 어려운 이야기가 될 수 있습니다.
그렇다고 읽기를 포기하실 필요는 없습니다. 맨 마지막에 핵심 내용을 정리해 드릴 것이기 때문입니다.
약간의 인내와 정독을 하시면 또 그렇게 어려운 내용이 아닐 수도 있습니다.
그럼 시작해 보겠습니다.
3화에서 우리는 AI의 '효율화 전쟁'을 목격했다. 더 똑똑한 알고리즘과 더 강력한 인프라가 만나 AI는 주어진 하드웨어의 한계를 뛰어넘는 듯했다. 하지만 이 모든 노력의 끝에는 피할 수 없는 거대한 벽이 서 있다. 바로 물리 법칙의 벽이다.
'진화의 엔진'이 낼 수 있는 마지막 불꽃은 과연 어디까지 타오를 수 있을까?
1965년, Intel의 공동 창립자 고든 무어가 내놓은 예언은 반세기 동안 실리콘 문명의 성경이었다.
"반도체 칩의 트랜지스터 개수는 18개월마다 2배씩 증가한다."
이 '무어의 법칙'은 단순한 관찰이 아니라 전 세계 반도체 업계가 맹목적으로 쫓아온 자기실현적 예언이었다.
그 마법은 실제로 일어났다. 1971년 Intel 4004 프로세서는 2,300개의 트랜지스터를 가졌다. 2020년 Apple M1 칩은 160억 개다. 무려 700만 배 증가한 셈이다. 이 경이로운 소형화 덕분에 방 전체를 차지했던 컴퓨터가 주머니 속 스마트폰이 되었고, 지금의 AI 혁명도 가능해졌다.
하지만 2010년대 들어 이상한 일들이 벌어지기 시작했다. 트랜지스터는 계속 작아지고 있는데, 성능 향상 속도가 눈에 띄게 둔화된 것이다. 28nm에서 14nm로, 14nm에서 7nm로 넘어갈 때마다 드는 비용은 기하급수적으로 증가했지만, 성능 향상은 기대에 못 미쳤다. 무어의 법칙에 균열이 생기기 시작한 것이다.
그리고 2020년대, 마침내 그 원인이 드러났다. 트랜지스터의 핵심 부품인 절연막(게이트 옥사이드)의 두께가 원자 10개 수준인 2~3 나노미터에 도달하면서, 고전 물리학으로는 설명할 수 없는 기묘한 현상이 지배적이 되기 시작했다. 바로 양자 터널링이다.
양자역학의 유령, 두 얼굴의 진실
양자 터널링을 이해하려면 먼저 우리의 직관을 버려야 한다. 일상 세계에서 공을 벽에 던지면 당연히 튕겨 나온다. 공이 벽을 가진 에너지보다 낮다면 절대 넘어갈 수 없다. 하지만 원자 세계에서는 완전히 다른 규칙이 지배한다.
전자 같은 입자는 파동의 성질을 동시에 갖는다. 이 파동이 에너지 장벽(절연막)을 만나면 대부분은 반사되지만, 일정 확률로 장벽을 '통과'한다. 마치 닫힌 문을 통과하는 유령처럼 말이다. 이때 중요한 것은 장벽의 두께다. 장벽이 두꺼우면 통과할 확률이 급격히 줄어들고, 얇으면 쉽게 통과한다.
구체적인 수식을 보면 더욱 명확해진다. 양자 터널링의 투과 확률 T는 다음과 같이 표현된다:
T = exp[(-2∫√(2m(V-E)/ℏ²)dx)]
여기서:
V: 장벽의 높이 (에너지)
E: 입자의 에너지
m: 입자의 질량
ℏ: 플랑크 상수
d: 장벽의 두께
사각형 모양의 장벽에 대해서는 이를 간단히 T ≈ e^(-2κd)로 근사할 수 있다. 여기서 κ = √(2m(V-E))/ℏ이고, d는 장벽의 두께다.
이 수식이 보여주는 핵심은 명확하다. 두께 d가 절반으로 줄어들면 터널링 확률은 지수함수적으로 증가한다. 10nm 두께에서는 거의 무시할 수 있던 현상이, 2nm에서는 전체 전류의 상당 부분을 차지하게 되는 이유가 여기에 있다.
길들여진 유령의 배신
아이러니하게도, 인류는 이 양자 터널링을 오랫동안 유용하게 활용해 왔다.
지금 사용하는 스마트폰의 플래시 메모리(NAND)가 대표적이다. 메모리 셀은 '플로팅 게이트'라는 절연된 공간에 전자를 저장한다. 이 공간은 완전히 절연되어 있어 일반적으로는 전자가 들어가거나 나올 수 없다. 하지만 높은 전압을 가하면 양자 터널링이 일어나 전자가 이 공간을 드나들 수 있게 된다.
쓰기 작업 시에는 약 20V의 고전압을 가해 전자를 플로팅 게이트로 밀어 넣는다(터널링 인). 읽기 작업 시에는 낮은 전압으로 전자가 있는지 확인한다. 지우기 작업 시에는 반대 방향으로 고전압을 가해 전자를 빼낸다(터널링 아웃). 이 정교한 터널링 제어 덕분에 테라바이트급 저장공간을 손바닥만 한 칩에 구현할 수 있게 된 것이다.
또 다른 예는 주사 터널링 현미경(STM, Scanning Tunneling Microscope)이다. 이 장비는 극도로 날카로운 바늘을 원자 표면에 1nm 거리까지 가까이 대고, 바늘과 표면 사이에 흐르는 터널링 전류를 측정한다. 바늘이 원자 하나만큼 높낮이가 달라져도 터널링 전류가 급변하기 때문에, 원자 하나하나의 위치를 정확히 파악할 수 있다. 1986년 노벨물리학상을 받은 이 기술은 나노과학 혁명의 출발점이었다.
하지만 2020년대 들어 상황이 급변했다.
AI 칩을 구성하는 수백억 개의 트랜지스터에서 터널링은 더 이상 '유용한 도구'가 아니라 '제어할 수 없는 재앙'이 되었다.
트랜지스터는 디지털 스위치다. '1'과 '0', '켜짐'과 '꺼짐'을 명확히 구분해야 AI가 정확한 계산을 할 수 있다.
하지만 절연막이 원자 10개 두께까지 얇아지자, '꺼진' 상태에서도 전자들이 제멋대로 터널링 하기 시작했다. 이 '누설 전류'는 단순히 에너지 낭비 문제가 아니다. AI 계산의 정확성 자체를 위협한다.
구체적인 수치를 보자. 전통적인 22nm 공정에서 트랜지스터 하나의 누설 전류는 약 1 피코암페어(pA) 수준이었다. 하지만 5nm 공정에서는 10-100 pA로 급증한다. 최신 AI 칩 하나에 500억 개의 트랜지스터가 있다면, 총 누설 전류는 수 암페어에 달한다. 이는 전체 전력 소모의 40-50%를 차지하는 수준이다.
더 심각한 문제는 열이다. 누설 전류로 인한 발열은 칩의 온도를 올리고, 온도가 올라갈수록 터널링은 더욱 활발해진다. 악순환의 시작이다. 실제로 최신 GPU들이 300-500W의 엄청난 전력을 소모하고도 성능이 기대에 못 미치는 이유 중 하나가 바로 이 터널링 문제다.
전문가들의 진단은 냉혹했다. "실리콘의 시대는 끝났다."
하지만 바로 그 순간, 반도체 공정 엔지니어들의 반격이 시작되었다. 첫 번째 전선은 트랜지스터 구조 자체를 근본적으로 바꾸는 것이었다.
기존 트랜지스터는 평면(2D) 구조였다. 실리콘 기판 위에 평평하게 만들어진 채널(전류가 흐르는 길) 위에 게이트(스위치)를 올린다. 이때 게이트는 채널의 윗면만 제어할 수 있었다. 마치 넓은 강물의 수면만 손으로 누르려는 것과 같았다.
2011년 Intel이 상용화한 FinFET은 첫 번째 혁신이었다. 채널을 물고기 지느러미(Fin) 모양으로 세워서 3면(위, 양옆)을 게이트가 감쌌다. 이로써 전류 제어력이 크게 향상되었고, 누설 전류도 상당히 줄일 수 있었다.
실제로 FinFET 도입 이후 같은 전력으로 2배 빠른 속도를 내거나, 같은 속도에서 절반의 전력만 쓸 수 있게 되었다. 하지만 공정이 7nm, 5nm로 미세화되면서 FinFET도 한계를 드러냈다. 3면 제어로는 원자 수준의 터널링을 완전히 막기 어려웠기 때문이다.
여기서 등장한 것이 GAA(Gate-All-Around) 기술이다. 이름 그대로 채널의 4면 전체를 게이트가 완전히 둘러싼다. 더 정확히는 채널을 여러 개의 얇은 '나노시트(nanosheet)'로 만들고, 각 나노시트를 게이트가 완전히 감싸는 구조다.
이를 구현하는 공정은 마치 조각가의 작품과 같다. 먼저 실리콘(Si)과 게르마늄(SiGe)을 번갈아 가며 여러 층으로 쌓는다. 그 다음 정교한 식각(etching) 공정을 통해 SiGe 층만 선택적으로 제거한다.
남은 Si 층들이 바로 나노시트가 되고, 비어있는 공간에 게이트 물질을 채워 넣는다. 마치 빌딩의 각 층 사이사이에 철근을 집어넣는 것과 같은 3차원 공정이다.
삼성전자의 역사적 성과
2022년, 삼성전자가 세계 최초로 GAA 기반 3nm 공정 양산에 성공했다. 그 결과는 극적이었다:
면적 효율성: 같은 면적에 35% 더 많은 트랜지스터 집적 가능
전력 효율성: 동일 성능 기준 50% 전력 소모 절감
성능: 동일 전력에서 35% 성능 향상
누설 전류: 기존 FinFET 대비 80% 감소
이는 단순한 개선이 아니라 반도체 역사상 가장 획기적인 구조적 혁신 중 하나였다.
특히 누설 전류 80% 감소는 AI 칩의 전력 효율성을 근본적으로 바꿀 수 있는 수준이다.
하지만 GAA 공정의 복잡성은 상상을 초월한다. 기존 FinFET이 15단계의 포토리소그래피 (photolithography)를 거친다면, GAA는 25-30단계를 거쳐야 한다.
각 단계마다 원자 수준의 정밀도가 요구되며, 수율(양품률) 관리가 극도로 어렵다.
이 때문에 GAA 공정을 양산할 수 있는 기업은 전 세계에 삼성전자, TSMC, Intel 정도뿐이다.
구조만 바꾸는 것으로는 부족했다. 절연막 자체의 소재를 혁신해야 했다.
지난 40년간 반도체 업계는 이산화실리콘(SiO₂)을 절연막으로 사용해 왔다. 이 물질의 장점은 명확했다. 실리콘과 완벽하게 호환되고, 화학적으로 안정하며, 제조 공정이 단순했다.
하지만 SiO₂의 유전상수(permittivity)는 3.9에 불과하다. 유전상수가 낮다는 것은 같은 전기적 성능을 내려면 더 얇게 만들어야 한다는 뜻이다. 5nm 공정에서 요구되는 전기적 두께는 1nm 이하인데, SiO₂로는 물리적으로 0.7nm까지 얇게 만들어야 한다. 이는 원자 2-3개 두께에 불과하다.
원자 2-3개 두께에서는 터널링이 폭발적으로 증가한다. 설상가상으로 이렇게 얇은 막은 제조 과정에서 균일성을 유지하기도 극도로 어렵다. 원자 하나만 부족해도 그 부분에 '핀홀(pinhole)'이 생겨 누설 전류가 급증한다.
이 딜레마를 해결한 것이 High-K(고유전율) 소재다. 대표적인 것이 하프늄 옥사이드(HfO₂)로, 유전상수가 25 정도다. SiO₂보다 6배 이상 높다.
High-K 소재의 마법은 이렇다. 유전상수가 6배 높으면, 같은 전기적 성능을 내면서도 물리적으로는 6배 두껍게 만들 수 있다. 즉, 전기적으로는 1nm처럼 작동하지만 물리적으로는 6nm 두께를 갖는 것이다. 터널링은 물리적 두께에 의존하므로, 터널링 확률을 10,000분의 1 수준까지 줄일 수 있다.
하지만 High-K 소재만으로는 완전하지 않다. 기존에 사용하던 폴리실리콘 게이트와 High-K 절연막 사이에 원하지 않는 화학반응이 일어나기 때문이다. 이를 해결하기 위해 금속 게이트(Metal Gate)를 함께 사용하는 HKMG(High-K Metal Gate) 기술이 개발되었다.
HKMG 공정은 기존 방식보다 훨씬 복잡하다. 먼저 High-K 유전체를 원자층 증착(ALD, Atomic Layer Deposition)으로 극도로 균일하게 증착한다. 그 다음 다양한 금속들(티타늄, 탄탈럼, 알루미늄 등)을 정교하게 조합한 게이트를 형성한다. 각 금속의 두께는 나노미터 단위로 제어되어야 하고, 열처리 과정에서 금속들이 서로 섞이지 않도록 신중하게 관리해야 한다.
Intel이 2007년 세계 최초로 HKMG를 45nm 공정에 적용했을 때, 그 성과는 놀라웠다. 기존 SiO₂ 대비 누설 전류가 1000분의 1로 감소했고, 트랜지스터 스위칭 속도는 20% 향상되었다. 이는 모바일 기기의 배터리 수명을 2배 이상 늘릴 수 있는 수준이었다.
하지만 HKMG 도입 초기에는 수많은 문제가 발생했다. High-K 소재와 금속 게이트 사이의 계면에서 예상치 못한 전하 포획(charge trapping) 현상이 일어났고, 이는 트랜지스터의 문턱전압(threshold voltage)을 불안정하게 만들었다. 수년간의 연구 끝에 적절한 완충층(buffer layer)과 어닐링(annealing) 공정을 개발해 이 문제를 해결할 수 있었다.
마지막 전선은 아예 발상을 전환하는 것이었다.
"더 이상 평면적으로 작게 만들 수 없다면, 3차원으로 쌓아 올리자."
무어의 법칙은 본질적으로 2차원적 사고였다. 칩의 면적당 트랜지스터 개수를 늘리는 데 집중했다. 하지만 물리적 한계에 부딪히자 반도체 업계는 3차원으로 눈을 돌렸다. 이를 '모어 댄 무어' (More than Moore) 시대라고 부른다.
칩렛(Chiplet) 혁명
전통적으로 CPU는 하나의 거대한 단일 칩(monolithic chip)이었다. 하지만 칩이 커질수록 수율(양품률)이 급격히 떨어지는 문제가 있었다. 면적이 2배 커지면 결함 확률은 4배 이상 증가하기 때문이다.
칩렛(Chiplet) 기술은 이 문제를 해결하는 혁신적 방법이었다. 하나의 거대한 칩을 여러 개의 작은 칩으로 나누어 각각 최적화한 뒤, 이들을 고속 인터페이스로 연결하여 마치 하나의 칩처럼 작동하게 만드는 것이다.
AMD가 2017년 Ryzen 프로세서로 Intel을 역전한 비밀 무기가 바로 칩렛이었다. AMD는 CPU 코어들을 담은 CCD(Core Complex Die)와 입출력을 담당하는 IOD(I/O Die)를 분리했다. CCD는 최첨단 7nm 공정으로, IOD는 저렴한 12nm 공정으로 만들어 비용 효율성을 극대화했다.
이 방식의 장점은 명확했다:
- 수율 향상: 작은 칩들이므로 개별 수율이 높음
- 비용 절감: 각 기능별로 최적의 공정 선택 가능
- 확장성: 필요에 따라 칩렛 개수 조정 가능
- 개발 효율성: 각 칩렛을 독립적으로 개발 가능
실제로 AMD Threadripper 3990X는 64개의 CPU 코어를 8개의 칩렛으로 구현했다. 단일 칩으로는 불가능한 규모였다.
3D 적층의 진화
칩렛을 평면에 배치하는 것을 넘어, 수직으로 쌓아 올리는 기술도 발전했다. 3D 적층 패키징은 서로 다른 기능의 칩들을 수직으로 쌓아 올려 전체적인 성능과 효율을 극대화하는 기술이다.
TSV(Through-Silicon Via)가 핵심 기술이다. 실리콘 웨이퍼를 관통하는 미세한 구리 파이프를 만들어 위아래 칩들을 전기적으로 연결한다. TSV의 직경은 보통 5-20 마이크로미터 정도로, 머리카락 굵기의 10분의 1 수준이다. 하나의 칩에 수만 개의 TSV가 들어간다.
3D 패키징의 가장 성공적인 사례는 HBM(High Bandwidth Memory)이다. 기존 메모리(DDR4/5)는 CPU/GPU와 별도의 기판에 평면적으로 배치되어 있어, 데이터가 오가는 거리가 멀고 대역폭이 제한적이었다.
HBM은 메모리 칩들을 8-16층으로 수직 적층하고, 이를 GPU와 같은 패키지 안에 배치한다. 그 결과:
- 대역폭: DDR5가 51.2 GB/s인 반면, HBM3는 819.2 GB/s (16배 향상)
- 전력 효율성: 같은 데이터 처리에 절반의 전력 소모
- 공간 효율성: 기존 메모리 대비 94% 면적 절약
NVIDIA H100 GPU가 이전 세대(A100) 대비 6배 빠른 AI 훈련 성능을 보이는 비밀도 여기에 있다.
H100은 5nm 공정의 GPU 코어와 HBM3 메모리를 하나의 패키지에 통합했다. GPU와 메모리 사이의 물리적 거리가 기존 10cm에서 5mm로 줄어들면서, 데이터 지연시간이 10분의 1로 단축되었다.
더 놀라운 것은 CoWoS(Chip on Wafer on Substrate) 패키징 기술이다. TSMC가 개발한 이 기술은 GPU 코어, HBM 메모리, 그리고 각종 보조 칩들을 실리콘 인터포저(interposer) 위에 배치한다. 인터포저는 수만 개의 미세한 배선을 가진 '초고속 도로망'으로, 칩들 사이의 데이터 교환을 극도로 빠르게 만든다.
이 세 전선에서의 혁신이 결합되면서 나타나는 성과는 놀랍다.
성능 혁신의 구체적 수치를 종합해 보면 다음과 같다. (개발 회사 제시 수치 기준)
- 3세대 GAA 공정 (2nm 급):
- 트랜지스터 밀도 70% 증가
- 전력 효율 60% 향상
- 누설 전류 90% 감소
- 차세대 High-K 소재:
- 유전상수 30 이상 달성
- 터널링 전류 10,000분의 1 감소
- 신뢰성 10배 향상
- 첨단 3D 패키징:
- 시스템 성능 5배 향상
- 전력 효율 3배 개선
- 면적 효율 10배 증가
실제 시장 임팩트
이 모든 혁신이 결합된 차세대 AI 칩은 현재 대비 어떤 성과를 낼까?
- 훈련 비용: GPT-4 수준 모델 훈련 비용이 1억 달러에서 2,000만 달러로 감소
- 추론 속도: 같은 질의에 대한 응답 시간이 10초에서 1초로 단축
- 전력 효율: 데이터센터 전력 소비량 70% 절감
- 모델 크기: 동일한 하드웨어로 10배 큰 모델 실행 가능
이것이 바로 실리콘 문명이 내뿜는 마지막 불꽃의 위력이다.
하지만 이 모든 기적 같은 혁신에도 불구하고, 냉혹한 현실은 남아있다.
차세대 반도체 공장(fab) 하나를 건설하는 비용이 천문학적으로 증가하고 있다:
- 28nm 공장: 30억 달러
- 7nm 공장: 150억 달러
- 3nm 공장: 200억 달러
- 2nm 공장: 300억 달러 (예상)
※ 건설 비용은 업계 추정치로, 실제 투자 규모는 기업별로 차이가 있을 수 있음
TSMC의 최신 3nm 공정 개발비만 200억 달러를 넘어섰다고 한다. 이는 중소국가의 연간 국가예산 규모다. 전 세계에서 이런 투자가 가능한 기업은 TSMC, 삼성전자, Intel 등 손에 꼽을 정도뿐이다.
더 심각한 문제는 근본적인 물리적 한계다. 1nm 공정에 도달하면 트랜지스터의 채널 폭이 원자 3-4개 수준이 된다. 이 지점에서는 양자 터널링을 넘어선 더 근본적인 문제들이 대두된다.
원자 3-4개 수준에서는 개별 원자의 위치 변화만으로도 트랜지스터의 특성이 크게 달라진다. 이를 '원자적 거칠기(Atomic Roughness)'라고 한다. 실리콘 원자 하나가 제자리에서 0.1nm만 벗어나도 전기적 특성이 10-20% 변할 수 있다.
더욱 심각한 것은 열잡음(Thermal Noise)이다. 상온에서 원자들은 끊임없이 진동한다. 트랜지스터가 원자 몇 개 크기가 되면, 이 열잡음이 신호와 구분하기 어려울 정도로 커진다. 마치 도서관에서 속삭이는 소리를 듣려는데 옆에서 공사 소음이 나는 것과 같다.
IBM의 연구에 따르면, 1nm급 트랜지스터에서는 실리콘 격자 내 불순물 원자 하나의 위치가 전체 소자의 성능을 좌우할 수 있다. 현재는 수백만 개의 원자로 구성된 트랜지스터에서 불순물 원자 몇 개가 성능에 미치는 영향은 미미하다. 하지만 트랜지스터가 원자 수십 개로 구성되면 상황이 완전히 달라진다.
더 나아가 원자 수준에서는 양자 간섭(Quantum Interference) 현상이 지배적이 된다. 전자가 파동으로서 여러 경로를 동시에 따라가면서 서로 간섭을 일으킨다. 이는 트랜지스터의 동작을 예측 불가능하게 만든다.
현재의 설계 도구들은 모두 고전 물리학에 기반한다. 하지만 1nm 이하에서는 양자역학적 시뮬레이션이 필요하고, 이는 현재 슈퍼컴퓨터로도 정확한 계산이 거의 불가능한 수준이다.
제조 공정 관점에서도 절대적 한계가 다가오고 있다. 현재 최첨단 EUV(Extreme Ultraviolet) 리소그래피는 13.5nm 파장의 빛을 사용한다. 물리학적으로 이보다 작은 패턴을 만들려면 더 짧은 파장이 필요한데, 이는 X-ray 영역에 해당한다.
X-ray 리소그래피의 문제는 빛을 집속하기 극도로 어렵다는 점이다. X-ray는 거의 모든 물질을 통과하기 때문에 렌즈를 만들 수 없다. 현재 연구 중인 방법들은 모두 효율이 극도로 낮거나 실용성이 의문시된다.
마지막으로 경제적 지속가능성 문제가 있다. 차세대 공정 개발비와 양산 투자비가 기하급수적으로 증가하면서, 이를 회수할 수 있는 시장이 존재하는지 의문이다.
현재 최첨단 공정의 주요 고객은 Apple, NVIDIA, AMD, Qualcomm 등 극소수에 불과하다. 이들조차 차세대 공정의 높은 비용 때문에 선택적으로만 적용하고 있다. 1nm 공정이 개발되더라도 이를 실제로 사용할 수 있는 제품과 기업이 있을지는 미지수다.
이 모든 기적 같은 발전은 역설적으로 '진화의 엔진'이 얼마나 큰 한계에 부딪혔는지를 보여준다. GAA, High-K, 3D 패키징 등 모든 혁신은 결국 '실리콘이라는 틀 안에서의 최적화'에 불과하다.
아무리 영리한 우회 전략도 결국 물리 법칙이라는 '절대적 벽 앞에서는 시간을 버는 전술'일뿐이다.
원자 10개 두께의 벽을 5개로 줄이는 것은 가능하지만, 원자 1개보다 작게 만들 수는 없다. 이것이 실리콘 문명의 근본적 한계다.
새로운 패러다임의 필요성
그렇다면 이제는 완전히 다른 질문을 해야 할 때다.
실리콘과 전자 대신, 완전히 다른 물리학의 원리를 사용할 수는 없을까?
빛(광자)을 정보 처리에 직접 활용하거나, 생물학적 뉴런의 동작 원리를 모방하거나, 심지어 양자역학의 기묘한 성질을 역으로 활용할 수는 없을까?
바로 여기서 AI의 두 번째 엔진, 모든 게임의 규칙을 새로 쓰는 '혁명의 엔진'이 등장한다. 실리콘의 한계를 우회하는 대신, 아예 실리콘을 넘어선 완전히 새로운 차원의 컴퓨팅을 추구하는 것이다.
다음 화에서는 이 혁명의 엔진이 열어갈 새로운 가능성들을 탐험해보려 한다. 광컴퓨팅, 뉴로모픽 칩, 양자컴퓨터까지, 실리콘 이후의 세상을 미리 엿보는 시간이 될 것이다.
주요 참고자료: 삼성전자/TSMC/Intel 공식 기술 발표, IEEE IEDM 학회 논문, 업계 분석 보고서 등
Q: 이 글의 핵심 메시지는?
A: 지난 50년간 컴퓨터를 발전시켜 온 "작게 만들기" 방식이 물리적 한계에 부딪혔지만, 뛰어난 엔지니어들이 새로운 방법으로 이를 극복하고 있다는 이야기입니다.
Q: 양자 터널링이란?
A: 원자 수준에서 전자가 벽을 "유령처럼" 통과하는 현상. 트랜지스터가 너무 작아지면 이 현상 때문에 전기가 새어 문제가 됩니다.
Q: 어떻게 해결하고 있나?
A: 세 가지 방법으로 해결 중입니다:
- 구조 혁신(GAA): 전류를 4면에서 완전히 감싸서 제어
- 소재 혁신(High-K): 더 강력한 절연 소재 사용
- 3D 혁신: 평면 대신 수직으로 쌓아 올리기
Q: 실제 효과는?
A: 같은 성능을 내는데 필요한 컴퓨터가 100대에서 30대로 줄어들 수 있을 정도로 효율이 향상되었습니다. 이를 통해 같은 인프라로 더 3배 이상의 더 많은 작업을 할 수 있습니다.
Q: 그래도 한계는 있나?
A: 네. 비용이 천문학적으로 증가하고, 원자 수준에서는 근본적으로 해결할 수 없는 물리 법칙의 벽이 있습니다.
Q: 그럼 앞으로는?
A: 실리콘을 넘어선 완전히 새로운 컴퓨팅 방식(광컴퓨팅, 뉴로모픽 칩, 양자컴퓨터)이 필요합니다. 이것이 다음 화의 주제입니다.