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Mar 01. 2023
EP.09[반도체업계 취업하기#0]요즘 코인 하시는 분
코인 안 하는 반도체 회로설계 엔지니어 없습니다.
안녕하세요. 반도체 회로설계 엔지니어, 도체반쌤입니다. 오늘 제가 소개드릴 내용은 반도체 회로설계 엔지니어가 꼭 지녀야 할 코인(COEN;Cost Engineering) 역량입니다. 비용은 비즈니스에서 아주 중요한 요소라는 점을 누구나 알고 있습니다. 반도체 회로설계 엔지니어도 비용을 고려한 칩(Chip) 설계를 진행할 수밖에 없습니다. 가격이 너무 비싸다면 아무리 좋은 성능을 지닌 칩이라도 상용화되기는 힘들기 때문입니다.
출처: 아시아골드그렇다면 칩 가격을 낮추기 위해서는 어떻게 하면 될까요? 정답은 아주 간단한데요, 칩을 작게 만들면 됩니다. 칩을 작게 만들면 하나의 웨이퍼로 만들 수 있는 칩 개수가 많아지기 때문입니다. 음식 와플을 생각하면 이해하기 쉬운데요, 같은 크기의 와플이라도 와플 속 사각형 크기가 작을수록 더 많은 사각형이 존재한다는 점을 알 수 있습니다. 이처럼 같은 크기의 웨이퍼라도 칩 크기가 작을수록 더 많은 칩을 만들 수 있다는 점을 이용하여 칩 하나의 단가를 낮추는 것입니다.
출처: 와플대학칩을 작게 만드는 방법은 총 두 가지가 있습니다.
1. 미세 공정 선택하기
2. 최대한 촘촘히 소자 연결하기
1. 미세 공정 선택하기
칩 크기를 줄이는 대표적인 방법은 더욱 미세한 회로 간격을 구현하기 위해 미세 공정을 활용하는 것입니다. 회로설계 엔지니어는 반도체 소자들을 연결한 회로 그림을 직사각형 틀에 맞추어 그린 뒤, 위탁생산 업체인 파운드리로 전달하죠. 파운드리는 회로설계 엔지니어가 선택한 공정에 맞추어 회로 그림을 웨이퍼에 실제로 그려줍니다. 회로설계 엔지니어가 선택한 파운드리 공정이 구현할 수 있는 회로 간격이 미세하면 미세할수록 칩 크기를 줄일 수 있습니다.
반도체 노광 공정. 출처: 삼성전자 공식 홈페이지파운드리가 미세 공정을 개발하는 이유는 칩 크기를 줄이면서 코인(COEN; Cost Engineering)하려는 회로설계업체 팹리스들의 니즈가 있기 때문입니다. 실제로 삼성전자 파운드리 사업부는 3nm의 회로 선폭을 구현할 수 있는 공정의 양산화 단계까지 제공하고 있습니다. 다만, 미세 공정일수록 파운드리 이용 가격도 상승합니다. 따라서, 팹리스 업체들은 미세 공정 이용가격 대비 칩 크기를 줄임으로써 얻는 비용 이익을 면밀히 검토하고 공정을 최종 선택해야 합니다.
삼성 파운드리 공정 스케일. 출처: 삼성전자 공식 홈페이지2. 최대한 촘촘히 소자 연결하기
칩 크기를 줄이는 두 번째 방법은 반도체 소자들을 최대한 촘촘하게 연결하는 것입니다. 회로설계 엔지니어가 선택한 파운드리 공정으로 실제 구현 가능한 선에서 최대한 촘촘하게 반도체 소자들을 배열하고 연결하는 것은 칩 크기를 줄일 수 있는 좋은 방법입니다. 다만, 반도체는 전기를 다루는 물질이기 때문에 촘촘한 배열과 연결로 인해 발생할 수 있는 전류 밀집 현상 혹은 정전기 현상 등을 시뮬레이션을 통해 확인하는 것이 중요합니다. 필요에 따라 회로설계 엔지니어는 전류 밀집이 없도록 설계 변경을 하거나 기존 회로에 정전기 방지용 반도체 소자를 추가할 줄도 알아야겠지요. 아주 민감한 회로인 경우, 해당 회로 주변으로 전류가 흐르지 않는 Dummy Shielding 회로를 추가하기도 한답니다.
코인 안 하는 회로설계 엔지니어 없습니다.
