EP.61 파운드리 회로설계 vs 팹리스 회로설계

DESIGN PLATFORM의 관점에서 본 역할의 본질적인 차이

안녕하세요, 삼성전자 회로설계직무 엔지니어, 도체반쌤입니다. 오늘은, 파운드리 회로설계 vs 팹리스 회로설계라는 주제로 글을 써보려 합니다.

같은 회로설계인데 왜 이렇게 다를까?

회로설계를 막 시작한 주니어분들이 충분히 궁금하실 수 있는 질문이라고 생각합니다. 회로를 설계한다는 점에서는 같아 보이지만, 실제 파운드리와 팹리스의 회로설계는 근본적으로 다른 목적과 책임을 갖고 움직인답니다.

그 핵심에는 바로 ‘Design Platform’이라는 개념이 있습니다.

파운드리 회로설계의 본질: Design Platform을 만든다

파운드리의 회로설계자는 고객(팹리스)이 자사의 공정을 제대로 활용할 수 있도록 PDK, MODEL, IP 등 Design Platform을 구축하는 역할을 합니다.

이 플랫폼은 단순한 툴 세트가 아니라, “이 공정에서는 이런 방식으로 설계해야 원하는 성능과 수율이 나옵니다”라는 설계 가이드라인의 총체라고 보시면 됩니다.

주요 업무는 다음과 같습니다:
1. PDK (Process Design Kit) 개발 및 유지보수
→ 파운드리 공정 조건에 최적화된 설계 및 설계 검증 환경 제공
2. SPICE MODEL 제공
→ 실제 공정 결과를 반영한 트랜지스터 및 Passive 소자 모델링
3. Foundry IP 설계 및 검증
→ Standard cell, embedded Memory, GPIO, ESD와 같은 Foundation IP부터 PLL, OSC, PCIe, MPHY 등 high speed interface IP까지 제공함으로써 팹리스 개발 부담 완화
4. Design sign off guide / ESD Guideline / Reliability Spec 제시
→ 고객 설계가 양산에서 문제없도록 설계 제약 조건 및 설계 margin guide 제시

즉, ‘설계 환경 그 자체를 설계하는 역할’이 바로 파운드리 회로설계자의 업무라고 이해하시면 되겠습니다.

팹리스 회로설계의 본질: 플랫폼을 활용해 제품을 만든다

팹리스의 회로설계자는 파운드리에서 제공한 Design Platform을 바탕으로 자신들의 로직, 즉 Full Chip 설계를 구현하는 것이 최종 Goal입니다. 여기엔 GPU, NPU, 모뎀, 이미지 센서 등 다양한 시스템이 포함되죠.

팹리스는 ‘성능 중심’으로 동작을 최적화하고, 시스템 통합을 통해 경쟁력 있는 칩을 만들어내는 것이 핵심 미션입니다.

주요 업무는 다음과 같습니다:

Logic Block / Analog / Mixed-Signal 회로 설계

다양한 Foundry IP 통합(Integration) 및 Chip-Level Timing Closure

Power/Clock/Signal Integrity 검토

System-level Simulation & Verification

Yield 개선을 위한 Test Chip 분석

즉, ‘PDK와 IP를 자재로, 칩이라는 제품을 조립하는 역할’이 팹리스 회로설계 엔지니어의 주요 업무인 것이죠.

관점의 차이: 설계 기준을 만드는가, 따르는가
함께 가되, 다른 길을 걷는 동반자

결국, 파운드리와 팹리스는 동일한 칩 생태계 안에서 각자의 역할을 수행한다고 볼 수 있습니다. 파운드리는 고속도로를 닦고, 팹리스는 그 위에서 자동차를 설계하고 달리는 셈이죠. 어느 한쪽이 없다면 전체 시스템이 돌아가지 않습니다.

회로설계라는 같은 언어를 쓰지만, 목표와 시선, 책임의 방향이 다르다는 것. 그 차이를 이해하면, 업계를 더 깊이 보는 눈이 열릴 수 있을 겁니다.