TSMC 1.6 나노 공정 준비
TSMC의 1.6 나노(A16) 공정은 반도체 미세화의 한계를 돌파하기 위해 야심 차게 준비된 옹스트롬(Angstrom) 시대의 첫 번째 관문이다.
1.6 나노의 로드맵과 투자 현황을 정리해 보자.
1. 1.6 나노(A16) 개발 및 양산 일정
TSMC는 나노미터(nm) 단위를 넘어선 A(Angstrom) 시리즈를 통해 기술 격차를 벌리고 있다.
준비 시기 : 2024년 초부터 공식 로드맵에 등장했으며, 2 나노(N2) 공정의 개발 경험을 바탕으로 후면 전력 공급(Backside Power Delivery) 기술을 통합하는 연구를 병행해 왔다.
양산 목표 : 2026년 하반기 위험 생산(Risk Production) 및 초기 양산을 시작하여, 2027년부터 본격적인 대량 양산체제에 돌입하는 것이 목표다.
기술적 목표 : 기존 2 나노(N2P) 대비 속도는 8~10% 향상, 소비 전력은 15~20% 절감, 칩 밀도는 최대 1.1배 높이는 것을 목표로 한다.
2. 투자 금액 : 560억 달러의 승부수
TSMC는 2026년 한 해에만 역대 최대 규모의 설비 투자(CAPEX)를 단행하고 있다.
2026년 총 투자액 : 약 520억 달러 ~ 560억 달러(약 70조 ~ 76조 원)에 달한다.
배정 비중 : 약 70~80%가 2 나노 및 1.6 나노와 같은 첨단 선단 공정 라인 구축에 집중 투입된다.
대만 신규 팹(Fab) 건설뿐 아니라 미국 애리조나의 1.6 나노 라인 선제 대응을 포함한 금액이다.
3. 핵심 고객사와 요청 이유
1.6 나노 공정은 너무 비싸고 정교하기 때문에, 이를 감당할 수 있는 극소수의 빅테크들이 이미 물량을 선점했다.
① 엔비디아 (NVIDIA) - 파인만(Feynman) 아키텍처
요청 이유 : 엔비디아는 2028년 출시 예정인 차세대 AI GPU 파인만에 1.6 나노 공정을 적용할 계획이다.
핵심 동기 : AI 연산량이 기하급수적으로 늘어나면서 기존 전력 공급 방식으로는 전력 손실(Voltage Drop)을 감당할 수 없게 되었다.
TSMC A16의 슈퍼 파워 레일(SPR) 기술은 전력 효율을 극단적으로 높여주기 때문에 엔비디아에게는 필수적인 선택이다.
② 애플 (Apple) - 차세대 애플 실리콘
아이폰과 맥북에 들어가는 칩의 성능을 높이면서도 배터리 수명을 유지하기 위해 가장 먼저 최신 공정을 선점하는 전통을 이어가고 있다.
③ OpenAI (오픈 AI) - 자체 ASIC 설계
엔비디아 의존도를 낮추고 서비스 비용을 절감하기 위해 자체 AI 가속기(ASIC)를 설계 중이며, 이를 제조하기 위해 브로드컴(Broadcom)과 협력하여 TSMC의 1.6 나노 라인을 예약한 것으로 알려져 있다.
4. 왜 1.6 나노인가?
고객사들이 2 나노를 넘어 1.6 나노를 강력히 원하는 이유는 후면 전력 공급(BSPDN)때문이다.
기존 방식 : 데이터 신호선과 전력선이 칩 앞면에 섞여 있어 교통 체증(병목현상)이 발생했다.
1.6 나노 방식 : 전력선을 칩 뒷면으로 옮겨 신호 간섭을 없애고 전력을 더 효율적으로 공급한다.
이는 AI 데이터 센터처럼 전력을 엄청나게 잡아먹는 환경에서 칩의 성능을 100% 끌어낼 수 있게 해주는 핵심 열쇠다.
요약하자면 TSMC의 1.6 나노는 2026년 말 양산을 목표로 연간 70조 원 이상의 투자가 진행 중이며, 엔비디아와 오픈 AI 같은 AI 선두주자들이 더 빠르고 전기를 적게 먹는 칩을 만들기 위해 이미 줄을 서 있는 상태이다.
TSMC의 1.6 나노(A16) 공정은 단순한 미세화를 넘어, 반도체의 전력 공급 구조를 뒤바꾸는 게임 체인저이다.
3 나노 및 2 나노와 비교해서 알아보자.
1. 완제품 성능 비교 (3nm vs 2nm vs 1.6nm)
1.6 나노의 가장 큰 특징은 후면 전력 공급(BSPDN) 기술인 슈퍼 파워 레일(SPR)의 도입이다.
이를 통해 칩 내부의 공간 활용도와 전력 효율이 극대화된다.
연산 속도 : 3 나노 기준으로 2 나노는 +10~15% 향상, 1.6 나노는 3 나노 대비 +25~30% 향상
소비 전력 : 3 나노 기준으로 2 나노는 -20~30% 절감, 1.6 나노는 3 나노 대비 -45~50% 절감
칩 밀도 : 3 나노 기준으로 2 나노는 x1.15배, 1.6 나노는 3 나노 대비 x1.25~1.3배 증가
실제 체감 성능은 2 나노(N2P)와 비교해도 1.6 나노는 속도에서 약 8~10%, 전력 효율에서 15~20% 더 앞선다.
특히 데이터센터용 AI 칩에서는 전력 소모를 절반 가까이 줄이면서 연산 속도를 30% 높일 수 있어 가성비가 아닌 절대 성능 면에서 압도적이다.
2. TSMC 매출에 미치는 영향
1.6 나노는 TSMC의 매출 구조를 더욱 고부가가치 중심으로 재편할 것이다.
웨이퍼당 단가(ASP) 상승 : 3 나노 웨이퍼가 약 $20,000 수준이라면, 1.6 나노는 복잡한 공정과 신규 장비 도입으로 인해 웨이퍼당 $30,000 이상의 가격이 책정될 것으로 보인다.
영업이익률 극대화 : 초기 투자비는 막대하지만, 엔비디아와 애플 같은 빅테크들이 물량을 선점하기 위해 높은 프리미엄을 지불하므로 전체 매출에서 첨단 공정이 차지하는 비중이 2026~2027년에는 70% 이상으로 올라갈 전망이다.
독점적 지위 고착화 : 인텔과 삼성이 2 나노 이하에서 고전할수록, 안정적인 1.6 나노 로드맵을 가진 TSMC로 고객 쏠림 현상이 심화되어 매출 성장은 가속화될 것이다.
3. 패키징 기술의 변화 (새로운 도전)
1.6 나노 공정 도입에 따라 후공정(패키징) 기술도 반드시 새롭게 변경되거나 고도화되어야 한다.
실리콘 포토닉스(CPO)의 본격 도입 : 1.6 나노급 칩은 데이터 전송량이 너무 많아 기존 구리 선으로는 발열과 속도 저하를 감당할 수 없다.
따라서 전기 신호 대신 빛(광신호)으로 데이터를 주고받는 COUPE패키징 기술이 필수적으로 결합됩니다.
하이브리드 본딩(Hybrid Bonding) : 칩과 칩을 연결하는 범프(Bump)의 크기를 없애고 직접 붙이는 기술이 더 정밀해져야 한다.
1.6 나노 칩과 HBM4를 연결하기 위해 범프 간격(Pitch)이 10um 이하로 줄어드는 초정밀 본딩이 적용될 것이다.
방열 설계의 재설계 : 칩 밀도가 높아지면 열이 한곳에 집중된다.
이를 해결하기 위해 패키지 상단에 특수 냉각 소재를 입히거나, 액침 냉각(Liquid Cooling)에 최적화된 패키징 구조로 변경되어야 한다.
요약하면 1.6 나노는 3 나노 대비 전력을 절반만 쓰고도 30% 더 빠른 괴물 같은 성능을 보여줄 것이며, TSMC는 이를 통해 웨이퍼당 단가를 50% 이상 높여 매출 폭발을 노리고 있다.
다만, 이를 받쳐주기 위해 빛으로 통신하는 새로운 패키징 기술이 세트로 따라와야만 그 성능을 100% 발휘할 수 있다.