반도체 산업의 E2E 밸류체인 AI 대전환

Part1: 반도체는 어떻게 만들어지는가, 그리고 설계의 AI

1조 달러 산업의 구조적 긴장

글로벌 반도체 산업은 WSTS(세계반도체무역통계, 2025년 가을 전망) 기준으로 2026년 약 9,750억 달러의 매출을 기록할 것으로 전망되며, SEMI는 2030년 사상 최초로 1조 달러 돌파가 가능할 것으로 내다보고 있다[1][2]. AI 워크로드의 폭발적 확산으로 AI 처리용 반도체 매출이 빠르게 커지고 있으며, 일부 전망에서는 2025년 관련 매출이 2,000억 달러를 상회한 것으로 추정한다[2].

그런데 이 거대한 성장의 이면에는 심각한 구조적 긴장이 존재한다. 오늘날 최첨단 칩 하나에는 수백억 개의 트랜지스터가 집적되어 있고, 이를 만들기 위해서는 수백 단계의 제조 공정을 거쳐야 한다. 설계에만 수백 명의 엔지니어가 수년간 매달리고, 제조 설비에는 수십조 원의 투자가 필요하다. 여기에 미·중 기술 갈등으로 대표되는 지정학적 리스크까지 겹치면서, 반도체 산업은 인간의 인지적 한계와 기존 자동화 시스템만으로는 통제가 어려운 임계점에 도달하고 있다.

인공지능(AI)이 반도체 산업에 필수가 된 이유가 바로 여기에 있다. 단순히 "AI가 유행이라 도입한다"는 차원이 아니다. 칩의 복잡성이 인간이 다룰 수 있는 범위를 넘어서고 있기 때문에, AI 없이는 다음 세대의 칩을 설계하고 제조하는 것 자체가 물리적으로 불가능해지고 있는 것이다.

이 시리즈는 반도체가 만들어지는 전 과정 — 설계, 제조, 패키징·테스트, 공급망 — 에 걸쳐 AI가 현재 어떤 역할을 하고 있으며, 앞으로 어디로 향하고 있는지를 살펴본다.
Part 1에서는 먼저 반도체 밸류체인의 전체 구조를 이해한 후, 그 첫 번째 영역인 '설계'에서의 AI 적용 현황을 다룬다.

반도체 밸류체인 전체 그림: 초소형 도시를 짓는 과정

반도체 칩 하나를 만드는 과정은 하나의 초소형 도시를 설계하고, 건설하고, 검수하고, 전 세계에 납품하는 것에 비유할 수 있다. 실제로 최신 프로세서 칩의 내부 구조는 수백억 개의 트랜지스터가 수십 층으로 쌓여 있는, 말 그대로 미시 세계의 초고층 도시와 같다.

이 '도시 건설' 프로젝트는 크게 네 단계로 나뉜다.

첫째, 설계(Design & Engineering)
도시의 마스터플랜을 그리는 단계다. 어떤 기능을 가진 칩을 만들 것인지 기획하고, 논리 회로를 설계하고, 그것을 실제 웨이퍼 위에 어떻게 배치할 것인지 레이아웃을 잡고, 설계에 오류가 없는지 검증하는 네 단계의 세부 공정이 포함된다.

둘째, 전공정 제조(Fab/Front-end Manufacturing)
실제로 땅 위에 건물을 올리는 건설 현장이다. 클린룸이라 불리는 초청정 공간에서 빛과 화학물질을 이용해 실리콘 웨이퍼 위에 나노미터 단위의 회로 패턴을 층층이 새겨 넣는다. 생산 스케줄링, 개별 공정 제어, 결함 검사, 장비 유지보수의 네 단계로 구성된다.

셋째, 후공정(Assembly & Test)
완성된 건물의 전기·배관을 연결하고 안전 검사를 하는 준공검사 단계다. 웨이퍼에서 개별 칩(다이)을 잘라내 테스트하고, 패키지에 조립하며, 최종 품질 검사를 거친다. 웨이퍼 테스트, 패키징 조립, 최종 테스트의 세 단계다.

넷째, 공급망 관리(SCM & Sales)
전 세계에서 자재를 조달하고, 완성된 칩을 고객에게 납품하는 물류와 영업이다. 수요 예측, 원부자재 조달, 물류 관리의 세 단계로 이루어진다.

이렇게 4대 영역, 14개 세부 프로세스가 반도체의 E2E(End-to-End) 밸류체인을 구성한다. (반도체 밸류체인을 분류하는 방식은 기관과 맥락에 따라 다양하지만, 본 시리즈에서는 분석의 편의를 위해 위와 같이 4대 영역/14개 프로세스로 재구성했다.)

여기서 한 가지 중요한 점이 있다. 이 네 영역은 단순히 순서대로 흘러가는 것이 아니라, 상호 피드백이 필요한 순환 구조를 이룬다는 것이다.
예를 들어, 최종 테스트에서 발견된 불량 패턴은 설계 단계에 피드백되어야 다음 세대 칩의 품질이 개선된다. 공급망에서의 자재 수급 문제는 제조 라인의 생산 스케줄에 즉각적인 영향을 준다.
이 시리즈의 핵심 질문 중 하나도 바로 이것이다 즉, 현재 대부분 개별 프로세스에 국한된 AI 솔루션들이, 과연 이 전체 순환 구조를 하나로 연결하는 수준까지 진화할 수 있는가 하는 것이다.

AI 성숙도를 보는 프레임: 여섯 단계 사다리

각 프로세스에서 AI가 어느 수준에 있는지 비교하기 위해, 이 시리즈에서는 산업 AI 논의에서 널리 쓰이는 성숙도 개념을 참조하여 다음과 같은 여섯 단계 사다리를 기준축으로 정의한다.

모니터링 → 진단 → 예측 → 처방 → 제한적 자율 → E2E 오케스트레이션

'모니터링'은 데이터를 수집해서 보여주는 수준이고, '진단'은 무엇이 잘못되었는지 원인을 찾아주는 수준이다. '예측'은 앞으로 무엇이 일어날지 미리 알려주고, '처방'은 어떻게 해야 하는지 구체적 행동을 제안한다. '제한적 자율'은 정해진 범위 안에서 AI가 직접 실행까지 하는 단계이며, 'E2E 오케스트레이션'은 밸류체인 전체를 AI가 조율하는 궁극적 단계다.

현재 반도체 산업의 AI는 프로세스에 따라 차이가 있지만, 대부분 '예측'에서 '처방' 사이에 위치해 있다. 'E2E 오케스트레이션'은 업계가 지향하는 방향이지, 아직 현실이 아니다. 이 솔직한 진단 위에서 각 프로세스의 현재와 미래를 살펴보는 것이 이 시리즈의 접근법이다[11][12].

1. R&D 및 칩 설계: 도시의 마스터플랜을 그리다

칩 설계는 반도체 밸류체인의 출발점이자, AI 적용이 가장 활발한 영역 중 하나다.

나노미터(nm), 더 나아가 옹스트롬(Å) 단위의 미세 구조를 설계하는 이 과정에는 막대한 시간과 연구개발 비용이 소모된다. 최첨단 칩 하나를 설계하는 데 수억 달러 이상의 비용과 수년의 시간이 걸리는 것이 현실이다.

문제는 칩이 점점 복잡해지는 속도를 엔지니어 인력 공급이 따라가지 못한다는 점이다.
EDA(Electronic Design Automation, 전자설계자동화)라 불리는 설계 소프트웨어 도구에 AI를 결합하여 설계 생산성을 끌어올리는 것이 생존의 필수 조건이 되었다. Synopsys와 Cadence라는 두 글로벌 EDA 기업이 이 영역의 AI 혁신을 선도하고 있으며, Siemens EDA도 주요 플레이어로 자리 잡고 있다[3][4].

1.1 제품 기획 및 아키텍처 설계 — "과거 도시 건설 사례를 학습한 AI 도시계획가"

칩 설계의 출발점은 제품 기획이다. 엔지니어들은 새 칩을 설계하기 전에 과거의 제품 요구사항 문서, 사양서, 기술 매뉴얼 등 방대한 자료를 검토하여 새 칩이 달성해야 할 성능, 전력, 면적 등의 목표를 설정한다.

도시 건설에 비유하면, 과거에 지어진 비슷한 규모의 도시들 — 인구 규모, 교통 체계, 에너지 시스템 — 의 설계 사례를 조사해서 새 도시의 마스터플랜 방향을 잡는 단계다.

현재 AI의 역할: 문서 검색 보조

현재 이 단계에서 AI는 주로 검색과 요약의 도구로 활용되고 있다. 대규모 언어 모델(LLM)을 사내 문서 데이터베이스와 연결한 RAG(Retrieval-Augmented Generation) 시스템을 통해, 엔지니어가 "이전 세대 모바일 AP에서 사용된 메모리 인터페이스 사양은?"이라고 질문하면 관련 문서의 핵심 내용을 찾아서 요약해주는 수준이다. 이는 유용하지만, 본질적으로 기존 지식을 재조합하는 것에 불과하다.

향후 방향: AI 기반 설계 공간 탐색

Synopsys는 생성형 AI의 적용 범위가 아키텍처 탐색에서 설계, 제조 지원까지 확장되고 있다고 밝히고 있다[5].
장기적으로는 엔지니어가 목표 성능(Performance), 전력(Power), 면적(Area) — 이른바 PPA — 을 입력하면 AI가 다양한 하드웨어 구성 조합을 가상으로 시뮬레이션하여 후보 아키텍처를 제안하는 '설계 공간 자동 탐색(Design Space Exploration)' 방향으로 진화할 것으로 예상된다.

다만, 완전 자율적인 아키텍처 생성은 아직 초기 연구 단계이며, 현시점에서는 방향성이 뚜렷하되 상용화까지는 상당한 거리가 있는 영역으로 보는 것이 정확하다.

성숙도 위치: 모니터링~진단 단계 (검색 보조 수준)

1.2 논리 및 회로 설계 — "자연어로 건축 도면을 그리는 AI 제도사"

아키텍처가 확정되면 이를 실제 논리 회로로 구현하는 단계에 들어간다. 이 과정을 프론트엔드(Front-end) 설계라 부른다. 엔지니어들은 Verilog나 VHDL 같은 하드웨어 기술 언어(HDL)로 칩의 동작 논리를 코드로 작성하고, 이를 실제 게이트 수준의 회로로 변환(합성)한다.

도시 건설 비유로 보면, 마스터플랜의 큰 그림을 실제 건물의 상세 건축 도면으로 옮기는 단계다.

현재 AI의 역할: PPA 최적화 — 이미 상용화된 핵심 영역

논리 및 회로 설계는 반도체 AI가 가장 상업적으로 성숙한 영역이다.

Synopsys의 DSO.ai(Design Space Optimization AI)는 대규모 칩 설계 솔루션 공간을 자율적으로 탐색하여 최적의 PPA 조합을 찾아내는 도구로, 상용 EDA 제품에 AI 기반 설계공간 탐색 기능이 탑재되어 실제 현업 설계 플로우에서 활용되고 있다.

Cadence의 Cerebrus도 AI를 활용하여 설계 플로우 설정을 PPA 목표에 맞게 자동 최적화하는 접근법을 상용화했다[3][4].

즉, "AI가 칩 설계에 쓰인다"는 것은 미래의 이야기가 아니라 이미 현재 산업 현장에서 벌어지고 있는 현실이다.

향후 방향: LLM 기반 RTL 코드 생성 — 유망하지만 아직 코파일럿 단계

최근 주목받는 방향은 대규모 언어 모델(LLM)을 활용한 하드웨어 코드 자동 생성이다.

VerilogEval 벤치마크 연구는 LLM이 Verilog 코드를 생성하고 파인튜닝을 통해 품질을 개선할 수 있음을 보여주었다[6].

AssertLLM 연구는 설계 사양서에서 하드웨어 검증용 어써션(Assertion)을 자동 생성하는 가능성을 제시했다[7].

그러나 이 연구들은 동시에 핵심적인 한계도 보여준다.

하드웨어 설계에서 코드의 정확성은 컴파일러, 시뮬레이터, 형식 검증(Formal Verification) 도구에 의해 확인되어야지, LLM의 자연어 유창성만으로 보장될 수 없다.

따라서 현실적인 진화 경로는 LLM이 독립적인 설계자로 동작하는 것이 아니라, 엔지니어의 코드 작성, 디버깅, 사양서-코드 변환 작업을 가속하는 '코파일럿(Co-pilot)' 역할로 자리 잡는 것이다.

비유하자면, AI 제도사가 건축가의 구두 지시를 듣고 도면 초안을 빠르게 그려주지만, 구조 안전성 검토는 여전히 전문 엔지니어와 시뮬레이션 도구의 몫인 것과 같다.

성숙도 위치: 예측~처방 단계 (PPA 최적화는 이미 처방 수준, RTL 생성은 진단~예측 수준)

1.3 물리적 설계 및 레이아웃 — "수조 개의 건물을 배치하는 3차원 퍼즐"

논리 회로가 완성되면 이를 실제 실리콘 웨이퍼 위의 물리적 레이아웃으로 변환해야 한다. 이 과정을 백엔드(Back-end) 설계라 부른다. 수십억 개의 셀(Cell)을 웨이퍼의 한정된 면적 안에 어떻게 배치하고, 셀 간의 배선(Routing)을 어떻게 연결할 것인가를 결정하는 작업이다.

도시 건설에서 수조 개의 건물을 한정된 부지 안에 배치하는 퍼즐에 해당하는데, 단순히 평면적 배치만 고려하는 것이 아니다. 열 방출, 전력선 간섭, 전자기파 간섭까지 동시에 고려해야 하는 3차원 복합 퍼즐이다.

현재 AI의 역할: 강화학습 기반 매크로 배치 — 유망하되 논란도 존재

물리적 설계는 AI 칩 설계에서 가장 가시적인 사례를 만들어낸 영역이다.

2021년 Google Research팀은 칩 배치(Placement) 문제를 강화학습(Reinforcement Learning)으로 풀어, 인간 전문가가 수주일 걸리던 매크로 배치를 수 시간 만에 생성할 수 있다는 연구를 Nature에 발표했다. 이 연구의 방법론은 이후 오픈소스 프레임워크(AlphaChip/circuit_training)로 공개되어 학계와 업계에 큰 영향을 미쳤다[8][9].

Synopsys DSO.ai와 Cadence Cerebrus 역시 강화학습과 머신러닝 기법을 활용한 물리적 설계 최적화를 핵심 기능으로 제공하고 있다.

그러나 이 영역에서는 증거의 질(Evidence Quality)에 대한 논쟁도 중요하다.

ACM의 Communications(CACM)에 게재된 메타분석 논문은 Google의 2021년 연구에서 재현성과 베이스라인 비교에 문제가 있다고 지적하며, 성과 주장이 과장되었을 수 있음을 제기했다[10].

이는 AI 플로어플래닝이 "해결된" 문제라는 뜻이 아니라, 유망하고 영향력 있되 벤치마크 선택과 도구 통합 방식에 따라 결과가 달라질 수 있다는 뜻이다.

이 사례는 반도체 AI 전반에 적용되는 중요한 교훈을 담고 있다.

벤더의 발표나 단일 논문의 성과를 무조건 수용하기보다, 독립적인 재현과 비교가 뒷받침되는지를 살펴봐야 한다는 것이다.

향후 방향: 다중 물리 연동 레이아웃 최적화

미세 공정이 한계에 가까워지면서, 물리적 설계는 단순한 기하학적 배치를 넘어서고 있다. 열 관리, 전력 무결성(IR Drop), 전자기 간섭(EMI), 신호 타이밍 등 복수의 물리 현상을 동시에 고려해야 하는 '다중 물리(Multi-physics) 최적화'가 차세대 과제로 떠오르고 있다.

대리 모델(Surrogate Model)과 설계 에이전트가 상충하는 목표들을 지속적으로 균형 잡는 방식으로의 진화가 예상된다[15].

NVIDIA는 cuLitho 연산 노광 라이브러리와 Blackwell GPU를 결합하여 극자외선(EUV) 리소그래피 계산을 크게 단축할 수 있다고 밝히고 있다. 연산 노광(Computational Lithography)은 빛이 웨이퍼 위에 패턴을 새길 때 발생하는 미세한 왜곡을 시뮬레이션하고 보정하는 작업인데, 기존에는 이 계산에 수주일이 소요되었다. cuLitho는 GPU의 병렬 연산 능력을 활용하여 이를 며칠에서 수 시간 단위로 압축함으로써, 설계 단계에서 제조 공정의 결함 가능성을 훨씬 빠르게 테스트해 볼 수 있게 해준다.

이는 제조나 테스트 단계에서 발견될 문제를 가능한 한 앞 단계에서 미리 잡는 '시프트 레프트(Shift-Left)' 접근이 실질적으로 가능해지고 있음을 보여주는 사례다[13].

성숙도 위치: 예측~처방 단계 (RL 기반 배치는 처방 수준에 근접, 다중 물리 최적화는 진단~예측 수준)

1.4 검증 및 시뮬레이션 — "건축 도면의 구조 안전 심사"

설계가 완료되면 칩이 의도한 대로 동작하는지 검증(Verification)하는 단계에 들어간다. 이 과정이 반도체 설계에서 차지하는 비중은 놀라울 정도로 크다. 업계에서는 최첨단 칩 개발 프로젝트에서 전체 엔지니어링 리소스의 60~70%가 검증 작업에 투입되는 것으로 자주 인용된다.

도시 건설 비유로 보면, 건축 도면이 완성된 후 그 도시가 지진, 홍수, 정전 등 수만 가지 극한 시나리오에서도 안전한지 하나하나 검사하는 구조 안전 심사에 해당한다. 모든 가능한 문제 상황을 빠짐없이 점검해야 하기 때문에 시간과 인력이 막대하게 소모되는 것이다.

현재 AI의 역할: 버그 예측과 테스트 효율화

현재 검증 단계의 AI는 과거의 버그 발생 데이터를 학습하여 이번 설계에서 오류 발생 가능성이 높은 블록을 예측하거나, 회귀 테스트의 중복을 제거하여 검증 효율을 높이는 보조 역할을 수행하고 있다. 즉, 모든 건물을 균등하게 검사하는 대신, "과거 경험상 이 구역이 위험할 확률이 높으니 여기를 집중적으로 살펴보자"고 안내하는 수준이다.

향후 방향: 도구 기반 검증 AI — LLM이 시나리오를 제안하고 EDA 도구가 판정하는 구조

검증에서의 AI 진화 방향은 다른 설계 단계와 근본적으로 다른 점이 하나 있다. 검증은 '환각(Hallucination)'의 비용이 가장 높은 영역이라는 것이다.

만약 AI가 "이 설계는 안전합니다"라고 잘못 판단하면, 수천만 달러의 제조 비용이 매몰된 후에야 결함이 발견되는 재앙으로 이어진다.

따라서 현실적인 진화 경로는 LLM이 검증을 대체하는 것이 아니라, LLM이 검증의 속도를 높이는 구조다.

구체적으로, LLM은 설계 사양서를 분석하여 잠재적 결함 시나리오(엣지 케이스)를 발굴하고, 테스트벤치 코드의 초안을 생성하며, 커버리지 갭을 식별하는 역할을 맡는다.

그러나 최종적으로 그 시나리오가 실제 오류인지를 판정하는 것은 시뮬레이터, 형식 검증 엔진, 파형 분석 도구와 같은 기존 EDA 검증 도구의 몫으로 남는다[7][14].

예를 들자면, AI가 "여기 지진에 취약할 수 있다"고 후보 지점을 짚어주면, 구조 엔지니어와 시뮬레이션 소프트웨어가 그 지점을 정밀 검증하는 분업 체계다. AI의 '제안'과 도구의 '판정'이 결합된 이 구조는 검증뿐 아니라 반도체 AI 전체에서 반복적으로 나타나는 중요한 패턴이다.

성숙도 위치: 예측 단계 (버그 위치 예측은 성숙, 자율 시나리오 생성은 초기)

설계 영역 요약: 현재와 미래의 지도

네 가지 설계 프로세스를 관통하는 패턴이 하나 있다.

AI가 인간 엔지니어를 '대체'하는 것이 아니라, 탐색 공간을 압축하고, 초안을 생성하고, 반복 작업을 자동화하여 엔지니어의 생산성을 극대화하는 방향으로 진화하고 있다는 것이다. 특히 검증 영역에서 보았듯이, AI의 제안과 기존 도구의 판정이 결합되는 '코파일럿+검증 루프' 구조는 반도체 AI의 핵심 설계 원칙이 되고 있다.

Part 2에서는 이 설계 도면이 실제 실리콘 위의 칩으로 태어나는 과정 — 전공정(Fab)과 후공정(패키징·테스트) — 에서의 AI를 살펴본다.

이 글에서 만난 반도체 용어들

EDA (Electronic Design Automation, 전자설계자동화) — 칩 설계를 돕는 전문 소프트웨어 도구의 총칭. 칩 설계의 거의 모든 단계에서 사용되며, Synopsys, Cadence, Siemens EDA가 주요 기업이다.

PPA (Power, Performance, Area) — 칩 설계의 3대 성적표. 전력을 얼마나 적게 쓰는지(Power), 얼마나 빠른지(Performance), 얼마나 작게 만들 수 있는지(Area)를 뜻한다. 이 세 가지는 서로 상충하는 경우가 많아(빠르게 만들면 전력이 많이 들고, 작게 만들면 열이 나는 등) 최적의 균형을 찾는 것이 설계의 핵심이다.

RTL (Register-Transfer Level) — 칩의 동작을 디지털 회로 수준에서 기술하는 코드. 소프트웨어의 소스 코드에 해당하는 것으로, Verilog나 VHDL 같은 하드웨어 기술 언어(HDL)로 작성된다.

LLM (Large Language Model, 대규모 언어 모델) — ChatGPT로 대중에게 알려진 대형 인공지능 언어 모델. 반도체 산업에서는 설계 문서 분석, 코드 생성, 결함 분석 보조 등에 활용이 시도되고 있다.

RAG (Retrieval-Augmented Generation) — LLM이 답변을 생성할 때 외부 데이터베이스에서 관련 정보를 검색하여 참조하는 기법. 사내 기술 문서를 LLM이 활용할 수 있게 해주는 핵심 방법론이다.

강화학습 (Reinforcement Learning, RL) — AI 에이전트가 시행착오를 통해 보상을 최대화하는 행동을 스스로 학습하는 기계학습 방법. 바둑 AI '알파고'에 사용된 방법론으로, 칩 설계에서는 매크로 배치 최적화 등에 활용된다.

매크로 배치 (Macro Placement) — 칩 내부의 대형 기능 블록(메모리, 연산 유닛 등)을 물리적으로 어디에 놓을지 결정하는 작업. 도시 계획에서 공공건물, 학교, 병원의 위치를 정하는 것에 해당한다.

대리 모델 (Surrogate Model) — 실제 시뮬레이션은 시간이 오래 걸리므로, 시뮬레이션 결과를 빠르게 근사(추정)하는 경량화된 AI 모델. 실시간 의사결정에 필요한 속도를 확보하기 위해 사용된다.

시프트 레프트 (Shift-Left) — 제조나 테스트 단계에서 발견될 문제를 가능한 한 앞 단계(설계)에서 미리 잡는 접근법. 뒤에서 문제를 고치는 것보다 앞에서 막는 것이 비용 면에서 압도적으로 유리하다.

EUV (Extreme Ultraviolet, 극자외선) — 현재 최첨단 반도체 제조에 사용되는 노광 기술. 파장이 13.5nm로 매우 짧은 극자외선을 이용하여 수 나노미터 단위의 초미세 패턴을 웨이퍼에 새긴다. ASML이 유일한 장비 공급사다.

형식 검증 (Formal Verification) — 수학적 증명을 통해 설계가 사양서와 완벽히 일치하는지를 확인하는 검증 기법. 시뮬레이션이 '샘플 테스트'라면, 형식 검증은 '수학적 완전 증명'에 해당한다.

엣지 케이스 (Edge Case) — 일반적 동작에서는 잘 나타나지 않지만, 특수한 조건에서 발생할 수 있는 극단적 상황. 검증에서 가장 찾기 어렵고, 가장 위험한 결함이 숨어 있는 곳이다.

커버리지 (Coverage) — 검증 과정에서 설계의 전체 동작 가능성 중 얼마나 많은 부분이 테스트되었는지를 나타내는 지표. 100%에 가까울수록 미발견 버그의 위험이 줄어든다.

참고 문헌

1. WSTS (World Semiconductor Trade Statistics), "Autumn 2025 Semiconductor Market Forecast" — Deloitte 2026 Outlook에서 재인용; https://www.deloitte.com/us/en/insights/industry/technology/technology-media-telecom-outlooks/semiconductor-industry-outlook.html

2. Deloitte, "2026 Global Semiconductor Industry Outlook" — https://www.deloitte.com/us/en/insights/industry/technology/technology-media-telecom-outlooks/semiconductor-industry-outlook.html

3. Synopsys, "What is AI Chip Design?" — https://www.synopsys.com/ai/what-is-ai-chip-design.html

4. Cadence, "Cerebrus Intelligent Chip Explorer" — https://www.cadence.com/en_US/home/tools/digital-design-and-signoff/soc-implementation-and-floorplanning/cerebrus-intelligent-chip-explorer.html

5. Synopsys, "Synopsys.ai Copilot 발표" — https://investor.synopsys.com/news/news-details/2023/Synopsys-Announces-Synopsys.ai-Copilot-Breakthrough-GenAI-Capability-to-Accelerate-Chip-Design/default.aspx

6. Liu et al., "VerilogEval: Evaluating Large Language Models for Verilog Code Generation" (arXiv, 2023) — https://arxiv.org/abs/2309.07544

7. Fang et al., "AssertLLM: Generating and Evaluating Hardware Verification Assertions from Design Specifications via Multi-LLMs" (arXiv, 2024) — https://arxiv.org/abs/2402.00386

8. Google Research Blog, "Chip Design with Deep Reinforcement Learning" — https://research.google/blog/chip-design-with-deep-reinforcement-learning/

9. Google Research GitHub, "circuit_training" — https://github.com/google-research/circuit_training

10. CACM, "Reevaluating Google's Reinforcement Learning for IC Macro Placement" — https://cacm.acm.org/research/reevaluating-googles-reinforcement-learning-for-ic-macro-placement/

11. SEMI, "Integrating Digital Twins in Semiconductor Operations – Insights from SEMI Workshop" — https://www.semi.org/en/blogs/technology-and-trends/digital-twins-in-semiconductor-operations-insights-from-semi-workshop

12. AIChE, "Big Data Analytics Applied to Semiconductor Manufacturing" — https://proceedings.aiche.org/conferences/aiche-spring-meeting-and-global-congress-on-process-safety/2017/proceeding/paper/136b-big-data-analytics-applied-semiconductor-manufacturing

13. NVIDIA, "Semiconductor Industry Accelerates Design Manufacturing" — https://resources.nvidia.com/en-us-industrial-sector-resources/semiconductor-industry

14. Synopsys, "Generative and Agentic AI Transforming Chip Design" — https://www.synopsys.com/blogs/chip-design/generative-agentic-ai-chip-design.html

15. Microelectronics Reliability / Microelectronics Journal — ML-assisted thermo-mechanical co-design 연구 (https://www.sciencedirect.com/science/article/pii/S0026271425003968; https://www.sciencedirect.com/science/article/abs/pii/S1879239125002504)