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by 권석준 Seok Joon Kwon Mar 31. 2021

기술의 벽을 넘어야 하는 이유

전성기가 이미 한참 지나버린 인텔, 그리고 앞으로의 반도체 시장 향방

한 때 반도체 업계에서는 가성비의 AMD, 성능의 지존 인텔 뭐 대략 이런 말들이 유행했었다. 그만큼 인텔의 CPU는 이인자 AMD에 비해 늘 넘사벽까지는 아니더라도 뭔가 좁힐 수 없는 격차 같은 인상을 주는 최선단의 제품들이었다. 하지만 언제부터인가 인텔의 CPU 라인은 조금씩 경쟁에서 뒤처지기 시작했고, 기본적인 연산 성능은 물론, 다른 지표 (전력 소모량, 수명, 에러율 등)에서도 AMD의 CPU 라인에 비해 경쟁력이 뒤쳐지기 시작했다.

2021년 3월에 공개된 인텔 11세대 10000 시리즈 CPU 성능의 벤치마크. AMD 최신 세대 CPU와의 비교

최근 인텔이 출시한 11세대 i5, 7, 9의 10000 시리즈의 벤치마크 결과가 공개되었다. 첨부한 그림에 나와 있듯, 조사 보고서를 살펴보니, 인텔의 제품은 여전히 세대가 바뀌어도 AMD를 따라잡기 어려워 보인다. 적어도 최신 세대의 성능을 놓고 보면 그렇다. AMD는 진작에 팹리스 업체로 자리매김하여 파운드리 공정을 TSMC에 대부분 맡김으로써 (현재는 T사가 AMD의 주문량을 다 소화하지 못하여 일부가 S로 갈 것 같다..), 공정과 설계의 이원화를 일찍부터 최적화하고 있지만, 인텔은 여전히 자사의 시스템 안에서 모든 것을 하고자 하는 고집을 버리지 못해, 14 nm 공정을 벗어나지 못하고 있다.

물론 여기서 주의해야 할 점은 인텔이 내세우는 14 nm 노드 공정은 타사의 동급 스펙과는 약간 다르게 봐야 한다는 것이다. 그래서 보통은 단위 면적 당 트랜지스터 집적 개수로 성능 비교를 하곤 한다. 예를 들어 TSMC의 경우, 다음과 같은 공정별 트랜지스터 밀도를 보인다.

TSMC 16nm 28.2 (양산)

TSMC 10nm 52.5 (양산)

TSMC N7 is 91 (양산 시작)

TSMC N5 is ~171 (양산 예정)

TSMC N3 is ~290 (시험 중)

이에 반해 인텔의 공정은 다음과 같은 트랜지스터 밀도를 보인다.

Intel 14nm 37.5 (양산)

Intel 10nm 101 (시험)

Intel 7nm ~200-250 (예정)

즉, 같은 노드 급인데도 트랜지스터 밀도가 꽤 차이가 나는 것을 볼 수 있다. 인텔의 14 나노 공정은 현재 최대 트랜지스터 밀도가 T사의 10 나노까지는 아니더라도 거의 그에 근접해 있다. 그리고 10 나노 공정이 무사히 안착한다면, 인텔의 10 나노 공정은 T사의 10 나노 공정에 비해 두 배 정도의 트랜지스터 밀도를 갖게 된다.

왜 이렇게 트랜지스터 밀도가 차이 나는지 의아할 수도 있는데, 사실 physical feature의 차이라기보다는, 이른바 하이퍼스케일링 (hyperscaling) 공정의 적용으로 인한 일종의 부스터로 봐야 한다. 즉, 인텔의 14 나노 공정은 원래 14-15 정도의 집적 밀도를 보이던 공정이었는데, 공정비용의 급상승을 감수하면서도 더 많이 트랜지스터를 집적해 넣은 셈이다. 다만 하이퍼스케일링 공정의 적용이 성능 향상의 능사는 아니다. 사실 다른 S나 T 등의 파운드리 회사도 이러한 하이퍼스케일링을 못 해서 안 하는 것은 아니고, 결국 비용의 문제가 이 공정 여부를 결정한다. 들이는 비용에 비해 성능의 증가폭이 더 커지면 채택할 수도 있지만, 그 비용 들이느니, 차세대 공정 개발을 하는 것이 낫다면 그 노드에서 굳이 하이퍼스케일링을 하지 않는다.

또한 생각해 볼 문제는 CPU 성능은 단순히 단위 면적 당 트랜지스터 개수만으로 결정되지는 않는다는 것이다. 트랜지스터가 집적이 되어도, 결국 미세 패터닝된 금속 및 절연체 사이의 패턴 정밀도 (line roughness 등), 금속 및 절연체 구조물의 두께 정밀도 등이 중요하며, 이 정밀도가 일정 이하 수준으로 제어되지 않을 경우, 신호 loss, 전력 소모량 증가, 반응 시간 증가로 인한 연산 속도 저하 등의 문제가 발생한다. 공정 방식에 따라 다르지만, 결국 하이퍼스케일링 공정은 트랜지스터 밀도의 증가를 가져오는 동시에, 이러한 잠재적 단점의 증가 역시 동반한다. 이러한 단점을 방지하기 위해 추가 공정이 필요하며 이로 인해 비용은 생각보다 급상승할 수 있다.

하이퍼스케일링 공정의 또 다른 변수는 이른바 배선층의 오류 가능성이다. 워낙 10-20 나노 수준의 초미세 스케일을 다투는 공정이다 보니, 전자의 이동 통로 역할을 할 배선층의 스케일도 일정 크기 밑으로 떨어져야 한다. 인텔은 하이퍼스케일링 공정을 통해, 최대 2.5-2.7배까지도 트랜지스터 집적 밀도를 높일 수 있다고 주장해 왔지만, 실제 칩의 TEM이나 SEM 사진을 보면 그 정도까지 밀도가 상승하지 않았다는 조사 결과가 있는데, 그럴 수밖에 없었던 이유는 아마도 이러한 배선층 한계가 있기 때문이 아닌가 추측된다. 배선층이 너무 얇아지면 높은 클럭 상태에서 동일한 신호 수준을 만들기 위해 더 높은 전력이 소모된다. 인텔은 10nm 노드급 세대에서는 배선층에 코발트를 사용한다고 발표했는데, 사실 이 역시 구리로 배선층을 만들 경우, 구리 배선층에서 발생할 수 있는 전자 migration 문제 (전도체 내에서 이동하는 전자와 금속 원자 사이의 운동량 교환으로 인한 이온의 강제 이동, 그리고 그로 인한 전도체 자체의 형상 변화 (뒤틀림, 부풀기, 주름 등))를 방지하기 위한 방책이기도 하다. 이러한 형상 변화는 배선의 폭이 좁을수록 더 심각하게 나타나는데, 같은 힘을 주더라도 얇은 종잇장이 훨씬 잘 구겨지는 것을 생각하면 된다. 전자 migration에 의한 운동량 교환은 그대로 박막 내부에서의 stress로 발현되어, 박막의 뒤틀림, delamination, buckling, rupturing, crack 등의 결함으로 발전할 수 있으며, 이러한 결함은 모두 칩의 fail (void or hilock)로 이어지는 중대한 결함이 될 수 있다. 당연히 배선층이 얇아지면 얇아질수록 수율은 그래서 떨어질 수밖에 없다.

구리 대신 코발트를 배선층 재료로 쓰는 이유는 바로 이러한 결함 발생 확률을 최소로 하기 위해서다. 구리의 경우, 전자 migration으로 인해 발생하는 Cu2+ 이온이 절연층이나 gate 등으로 이동하면 그 회로 영역이 오염된다. 즉, 쇼트가 날 수도 있다. 이를 방지하기 위해 절연층이 구리 배선층을 감싸야하는데, 적어도 1 nm 이상의 두께를 가져야 한다. 반면, 코발트의 경우, 전자 migration으로 인한 Co 이온의 mean free path는 7-11 나노 수준이 된다. 따라서 14 나노 선폭으로도 충분히 대응이 가능해진다. 하지만 코발트의 치명적인 단점이 있으니, 그것은 구리에 비해 전기 전도도가 1/5-1/6 수준이라는 것이다. 같은 선폭으로 만들었을 경우, 코발트의 전기 저항이 5-6배가 된다는 뜻이다. 저항이 늘어나면 그만큼 전력 소모도 늘어나고, 더 심각한 문제는 결국 저항으로 인한 에너지 손실은 그 부분에서 열로 바뀐다는 점이다.

즉, 코발트를 활용하여 전반적인 선폭을 좁히면서도 트랜지스터 밀도를 높이려는 하이퍼스케일링 공정은 생각보다 난점이 많은 셈이다. 이 때문에 인텔이 주장하는 2.7배 이상의 밀도 향상은 이론적인 수치로만 그칠 뿐이고, 실제로 공정이 가능하고 defect 발생이 tolerable 한 수준 이하로 이루어지려면 2배 이하의 밀도 향상밖에 안 된다는 보고가 있다.

결국 인텔이 10 나노 공정으로 옮겨 오면서 다시 CPU의 왕좌를 되찾기 위해 야심 차게 추진하는 파운드리 쪽 공정은 자사의 CPU 외에는 다른 팹리스 업체들의 주문을 받기 어려운 상황이면서, 자사의 CPU마저도 공정의 한계로 인해 가성비가 충분히 나오지 못하는 상황이 된 것이다.

인텔의 입장에서는 어쨌든 현재의 14 나노 공정 이후의 미래를 생각해야 하고, 전임 CEO 크르자니크의 유산인 하이퍼스케일링이라는 계륵을 어떻게든 활용해야 하겠지만, 공정이 더 안정화되고 시장으로부터의 신뢰를 얻기까지는 여전히 넘어야 할 산이 많다. 문제는 그럴 시점쯤 되면 이미 T나 S는 5 나노급 공정의 상용화가 시작되고도 남을 시점이 될 것이라는 점이며, 그 시점에서 인텔이 동일한 스펙의 파운드리 기술을 갖출 방법은 별로 남아있지 않을 것이라는 점이다.

인텔은 결국 어느 시점에는 원래 가지고 있던 파운드리는 10 나노 이상급 (14, 22 등) 범용 칩 생산으로 외부 고객 대응용으로, 그리고 자사의 설계는 결국 팹리스로 이원화하여, T나 S 등, 이른바 적들과 동침을 해야 할 수밖에 없게 될 것이다.

그 시점은 이제 별로 남지 않았다.

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