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Apr 06. 2022
Fan-Out Packaging①
Fan-Out패키징에 대한 궁금증으로부터
2015년 Foundry 업체인 TSMC는 2016년에 출시될 Apple 스마트폰 iPhone 7의 두뇌 역할을 하는 AP(Application Processor)를 수주했다. 그동안 삼성전자와 함께 Apple의 Wafer 가공 물량을 받기 위해 경쟁했던 TSMC지만 이번에는 모든 물량을 가져 옴과 동시에 Wafer 가공과 반도체 패키징을 일괄 수주했다. OSAT업체인 Amkor가 Foundry(현 DB하이텍)로 업의 확장을 시도한 경우가 있으나 Foundry에서 패키징 쪽으로 공격적인 영역 확장을 단행한 것은 TSMC가 첫 번째 사례였다. TSMC는 자신이 가진 Foundry라는 업의 경계를 넘어 Wafer가공부터 패키징 & 테스트까지 자신이 가진 반도체 사업을 수직 계열화했다. 이때 TSMC는 iPhone 7의 AP A10을 수주받아 InFO(integrated Fan-Out-통합 팬아웃)이란 기술을 적용하여 패키징 했다. Apple과 TSMC 연합으로 촉발된 Fan-Out 패키징은 진화를 거듭하여 이제는 선단 패키징(Advanced Packaging) 공정의 한축을 담당하고 있다.
당시 반도체 업계에서는 Foundry 업체인 TSMC의 패키징 시장 진출에 대해 적지 않은 충격을 받았다. 우선 Apple의 AP Foundry 물량의 수주를 위해 그동안 TSMC와 백중세를 이어왔던 삼성전자는 2015년을 기점으로 Apple의 AP "A series"에 대한 주도권을 완전히 상실했다. 당시 Apple의 결정에는 여러 가지 이유가 있겠지만 많은 전문가들은 TSMC의 InFO 기술을 제안했던 것이 Apple의 선택을 가른 중요한 원인으로 꼽는다. 또한 Fan-Out 기술은 기판과 Wire 그리고 Wafer Bump를 사용하지 않기 때문에 해당 소재 업체들은 AP를 시작으로 他Device까지 Fan-Out 방식이 적용되지 않을까 전전긍긍했다. 그동안 기판을 사용하여 AP가 패키징 되었을 경우, 패키징 수익은 모두 1 tier OSAT들에게 귀속되었다. 하지만 기판을 사용하지 않고 TSMC가 패키징까지 담당하게 되자, 본래 OSAT 몫이었던 부분이 모두 TSMC로 흡수되어 버렸다. 1 tier OSAT들은 InFO로 인해 사라져 버린 수익을 아쉬워했지만 시간이 지날수록 TSMC의 행보가 커지자 초기의 아쉬움은 긴장감으로 돌변했다.
그렇게 TSMC의 Fan-Out 기술은 Apple의 Main Device에 적용되어 화려한 데뷔 무대를 치렀다. TSMC가 Fan-Out 패키징의 가능성을 증명하자 IDM(종합 반도체 회사), Fabless, OSAT 그리고 기판 업체들까지 일제히 Fan-Out 패키징에 관심을 기울이기 시작했다. 마치 2010년대 초 TSV 기술의 양산이 가시화되자 관련 업체들이 일제히 TSV 기술 홍보에 열 올리던 것과 같은 분위기가 연출되었다. 그렇게 대(大) Fan-Out 패키징의 시대가 시작되었다.
Apple의 AP를 Fan-Out 방식으로 생산한다는 뉴스의 임팩트가 강했던 탓인지 당시에는 금방이라도 스마트폰의 모든 Device가 Fan-Out 방식을 채택할 것처럼 느껴졌다. 반도체 패키징 트렌드의 급격한 변화로 인해 자신의 입지가 좁아들 것을 염려한 OSAT업체들은 그동안 양산성이 없어 보류해 두었던 Fan-Out 기술을 보기 좋게 치장하여 홍보하기 시작했다. 이 역시도 독자적인 Fan-Out 기술을 가지고 있거나 양산라인을 구축할 수 있는 1 tier 업체들에게만 해당하는 사항이었지만 당시에는 어떻게든 양산 기술만이라도 확보하기 위해 모든 업체들이 경쟁했다. 뒤에서 설명하겠지만, Fan-Out 패키징 기술이 가진 높은 기술적 난이도와 중소형 OSAT업체로서는 감당하기 버거운 라인 투자 그리고 패키징 물량을 발주하는 고객사와의 관계 구축 등, 시장 진입을 위해 넘어야 할 산들이 많았다. 이를 방증하듯, 2022년 Fan-Out 시장의 대부분은 아직 TSMC가 장악하고 있으며 주요 발주처는 여전히 Apple이다.
그동안 양산 기회를 잡지 못해 빛을 보지 못했던 Fan-Out 패키징 기술은 스마트폰 붐을 타고 Apple과 TSMC를 통해 비상했다. Fan-Out 패키징 기술이 TSMC에 의해 이름을 알린지도 어느덧 7년여의 시간이 흘렀다. 오랜 시간이 지났음에도 인터넷을 통해 얻을 수 있는 Fan-Out 패키징 시장은 두리뭉실하고 제한적이다. 심지어 인터넷을 통해 얻을 수 있는 Fan-Out 관련 자료의 대부분은 증권사 리포트나 주식 투자 관련 글들이 주류를 이루고 있다. 투자와 엮여 있다 보니 특정 사실을 지나치게 과대 포장하거나 특정 기술에 대해 과도한 기대를 하게 만드는 글들이 많다.
하나의 현상을 파악하고자 할 때, 단편적인 시각에 편중되지 않고 다양한 시각에서 바라볼 수 있다면 사실관계를 파악하는데 분명 도움이 된다고 생각한다. 투자자의 시각 혹은 지극히 기술적인 관점에서의 접근이 아닌 Fan-Out 패키징의 전반적인 내용을 아우르는 글이 없어 아쉬운 마음에 직접 글을 쓰게 됐다. Fan-Out 패키지의 개발 주체인 OSAT, Foundry들과의 협업 경험과 패키징 업계에 있으면서 체득한 내용을 토대로 Fan-Out 패키징에 대한 내용을 설명하고자 한다. 전문 엔지니어가 아니기 때문에 기술적 부분에 대한 설명이 부족한 것에 대해서는 너그러이 양해해 주시길 바란다.
위에 있는 도표는 인터넷을 통해 쉽게 접할 수 있는 Fan-Out 패키징에 대한 모식도를 나타낸 자료이다. 가장 쉽게 구할 수 있는 자료이기에 최대한 간략하게 Fan-Out 기술을 설명하고 있다. 이로 인해 처음 Fan-Out관련 기술을 공부할 때, 개념을 잡기가 어려웠다. 동일한 size의 Die가 그려진 도표를 보며 "왜 Fan-In(WLCSP)으로 불리는 안정적이고 저렴한 기술이 있는데 굳이 Fan-Out이라는 방식이 필요할까"라는 의문에 끊임없이 부딪혔다. 한참이 지난 후에야 도표에 있는 것처럼 Fan-Out은 단일 Die의 I/O를 Die 영역 밖으로 빼내는 것이 아니라 다수의 Die를 한 Device에 모으는 이른바 "이종 집적화"를 위해 개발된 기술이라는 것을 알게 되었다. 이를 이해하기 위해서 우선 아래 도표를 통해 반도체 패키징 방식에 대해 간략하게 살펴보도록 하자.
과거부터 현재까지 대부분의 반도체 패키징은 가공이 완료된 Wafer를 각각의 Die로 절단하여 기판(Substrate & Lead Frame) 위에 얹고 밀봉하는 방식으로 진행됐다. 이 과정에서 Die가 전력을 공급받고 기판과 신호를 주고받기 위해서는 Wire 혹은 Bump가 필요하다. 전통적인 패키징 방식이라는 명칭 때문에 시대에 뒤처진 기술로 오해할 수 있으나, 현재 생산되는 최신 반도체의 제조에도 적용되는 방식이기 때문에 오해 없길 바란다.
2000년대부터 다수의 업체들이 WLCSP 방식이라는 새로운 패키징 방식을 적극 채용하기 시작했다. Die를 안착하기 위해 기판을 필요로 했던 종래의 방식과 달리 WLCSP는 Wafer에 패턴을 형성한 후, 패턴 위에 RDL(ReDistribution Layer-재배선층) 층을 얹어 단자를 재배열하고 새로운 단자에 신호를 주고받을 수 있는 Bump를 부착하는 방식을 취했다. 즉, 회로를 형성하는 Wafer 자체가 기판을 대신하는 방식이다. Die에 부착되는 Bump가 Die 면적 안에만 위치하기 때문에 Fan-In 패키지라고도 불린다. WLCSP방식은 RDL층 위에 새롭게 형성된 단자 위에 Bump를 부착하고 절단한다. 절단된 Die는 바로 반도체로서의 역할을 수행할 수 있게 된다. WLCSP 방식은 기판과 Wire를 삭제할 수 있기 때문에 원가 경쟁력과 생산성에서 전통적인 패키징 방식보다 경쟁력이 높다. 다만 신호를 주고받기 위한 Bump의 개수가 많아질 경우, RDL 공정의 난이도와 비용이 상승하기 때문에 WLCSP는 단순한 기능을 가진 소형 패키지 제조에 적합하다. I/O가 많은 고기능 반도체의 경우, Bump 부착을 위한 공간 확보가 어렵고 RDL공정의 난이도가 높아지기 때문에 WLCSP 대신 Wafer bump를 부착 후 기판에 Die를 뒤집어 부착하는 FlipChip 패키징 방식을 사용한다.
마지막으로 Fan-Out 방식은 Chip을 배열하고 RDL & Bump 공정을 하는 Chip First방식과 Wafer Bumping이 완료된 Wafer(WLCSP)를 RDL 위에 배열하는 Chip Last 방식이 있다. Fan-Out 패키징은 단일 Die를 패키징 하는 방식이 아니라 2개 이상의 복수의 Die와 경우에 따라서는 Device 구동을 위한 수동소자까지 함께 패키징 하는 방식이다. WLCSP와 같이 Bump를 배열할 수 있는 공간이 한정적이지 않고 Die가 집적된 면적보다 더 넓게 Bump를 배열할 수 있기 때문에 Fan-Out이라는 이름으로 불린다.
Chip First & Chip Last Fan-Out 방식 모두 각기 다른 기능을 가진 Wafer를 절단하여 한정된 공간 안에 집적해야 하는 만큼 정밀한 Die Control 기술이 요구된다. 특히 Chip First 방식의 경우, 복수의 Die의 집적이 완료된 다음에 RDL 공정이 진행되는 만큼 Chip Last 대비 더욱 높은 수준의 기술을 필요로 한다. Chip Last 방식은 현재 WLCSP를 활용한 SiP(System in Package) 제조 방식과 유사하기 때문에 해당 기술을 채택한 업체들의 수는 많지 않다. WLCSP(Fan-in)과 Fan Out 모두 Mobile용 반도체를 제작할 때 주로 사용되며, Fan-Out이 가진 확장성과 설계의 유연함으로 인해 Silicon Interposer 기술과 함께 주요 2.5D 기술로 사용되고 있다.
위에 있는 도표는 Fan-Out 패키징의 전형적인 모습을 보여 준다. 위에 예시로 든 반도체는 총 4개의 각기 다른 기능을 가진 Die와 Die구동에 필요한 4개의 수동소자가 한대 모여 새로운 System을 이룬다. Fan-Out은 각각 다른 Node(ex. 5nm, 14nm, 28nm 등)를 가진 다수의 Die를 한 Device안에 집적할 수 있기 때문에 유연한 설계가 가능하다. 기능에 따라 다른 Die를 추가하거나 삭제할 수 있어 단일 Die로 만든 일반 패키징보다 시장 변화에 기민하게 대응할 수 있다는 장점이 있다. 다만 Die를 집적(Pick & Place)하는 과정과 RDL층을 통해 다수의 입출력 단자를 생성하는 과정에서 발생할 수 있는 다양한 기술적 한계를 극복해야 한다. 일반 반도체 패키징보다 높은 기술 수준을 요구하기 때문에 고도의 양산 기술이 확보되지 않으면 낮은 수율로 인해 수익 창출이 불가능하다. 안정적인 수율을 확보하고 원활한 양산을 위해서는 Die 집적 기술, RDL 생성 기술, Bump 부착 기술, 열제어를 통한 Wafer & Panel의 휨 방지 기술 등과 같이 정밀한 기술을 필요로 한다.
많은 기술적 허들이 있지만 Fan-Out 패키징에 있어 가장 큰 난제는 집적된 다수의 Die와 밀봉제가 가진 C.T.E(열팽창 계수) 차이로 발생하는 휨 현상이다. Fan-Out 패키지는 제조 과정에서 Die를 지지할 기판이 없이 임시 Carrier를 사용하다 보니 열충격에 고스란히 노출될 수밖에 없다. Fan-Out 패키지를 개발하는 데 있어 휨 방지에 집중하는 이유는 급격한 열변화로 인해 힘들게 생산한 제품이 Wafer(Panel)의 휨 현상으로 인해 Device가 깨질 수 있기 때문이다. 이로 인해 제품의 신뢰성 저하와 수율 하락은 물론, Device가 깨지면서 발생한 부산물이 공정을 오염시킬 수 있도 있다. 그렇기 때문에 Fan-Out 패키징을 사용한 Devcie 설계와 패키징 공정 개발은 Device의 열충격을 최소화하는 방향으로 진행되어야 하기 때문에 여러 제약을 극복해야 한다.
한 개의 Device에 집적되는 Die 수가 증가하고 Device의 크기가 커질수록 이를 패키징 하기 위한 난이도는 급상승하게 된다. 만약 최소 Node가 5nm에 이르는 초박막 Die를 수십 개씩 집적하여 8.58 x 12.55에 달하는 큰 크기를 가진 Device라면 양산의 난이도는 과연 어느 정도 일까?
아래 사진은 Apple A15의 Die Shot과 함께 Device에서 특정 기능(CPU, NPU, DDR 등)을 담당하는 부분을 표시한 자료이다. TSMC는 자사 공정을 통해 생산된 각각의 Wafer를 Fan-Out 패키징을 위한 Longtan Fab. 에 모아 A15를 완성했다. TSMC의 InFO 기술은 세대를 거듭하여 Fan-Out의 기술적 난제를 극복해 갔다. 현재 TSMC의 Fan-Out 패키징은 이미 완성된 수준에 이르렀으나 더욱 강력한 반도체를 패키징 하기 위해 지속적으로 기술을 업그레이드하고 있다. 이를 기반으로 TSMC는 Apple의 대체할 수 없는 파트너로서 Wafer 가공과 패키징에 대한 단독 수주를 이어가고 있다.
1) Pick & Place : 수십 개의 Die를 점착력이 있는 Carreir 표면에 정밀하게 배열
2) Molding : EMC 몰딩을 통해 Die 충격을 최소화하면서 배열된 Die를 균등하게 밀봉
3) RDL : 필요 없는 EMC를 갈아내고 Wafer의 단자 부분을 노출한 뒤, RDL 공정을 통해 I/O 재배열
4) Bumping : RDL 공정을 통해 새롭게 형성된 단자에 기판과 신호를 주고받기 위한 Bump 부착
2012년 TSMC가 Fan-Out 관련 기술문서를 배포한 이래로 TSMC는 자신들이 가진 Fan-Out 패키징 기술을 지속 발전시켜 왔다. 이미 5세대 InFO 기술을 양산에 적용하고 있으며 6세대 InFO 기술이 적용된 Device의 승인 작업을 진행 중에 있다. TSMC는 차세대 AP를 포함한 다양한 Application에 Fan-Out 기술을 확장할 준비를 마쳤다. 이를 기반으로 신규 Application에 대한 신규 고객사들의 위탁이 증가하고 Apple향 inFO_AiP(Antenna in Package)까지 본격 양산에 돌입하게 되면 TSMC의 Fan-Out 패키징 매출은 한 단계 더 도약할 것으로 예상된다. TSMC는 여기서 한발 더 나아가 자사의 CoWos라 불리는 3D 패키징 기술에 InFO를 접목한 기술까지 Line-Up으로 확보한 상태이다. InFO 기술을 통해 Silicon Interposer의 물량을 일부라도 가져올 수 있다면 2.1D, 2.3D로 불리는 유기기판(Organic substrate) Interposer에서 기회를 엿보고 있는 기판 업체들에게 있어서는 악재가 될 수 있다.
이처럼 TSMC의 패키징 분야로의 광폭 행보가 지속되면서 Foundry 경쟁을 벌이고 있는 삼성전자와 1 teir OSAT 업체들 모두 위기감이 고조되고 있다. ASE Holdings, AMKOR는 TSMC의 공세에 맞서 최선단 패키징을 위한 신규 생산라인 건설과 기존 라인의 업그레이드 등 적극적인 대응을 하고 있다.
이제 남은 것은 삼성전자의 향후 행보다. 삼성전자 Foundry의 최대 고객사 중 하나인 Qualcomm이 고사양 AP에 InFO 방식의 적용을 검토 중이다. 삼성전자가 보유한 Panel Level Fan-Out 기술로는 AP과 같은 고사양 반도체의 제조가 어렵기 때문에 이대로 가다가는 Qualcomm의 고사양 AP에 대한 Foundry 물량을 놓칠 수밖에 없다. 2015년 TSMC와의 경쟁에서 밀려 Apple향 Foundry 물량을 빼앗긴 상황에서 장기적으로 Qualcomm 물량까지 흔들린다면 삼성전자로서는 재차 수세에 몰릴 수밖에 없다. Qualcomm의 물량을 사수하면서 TSMC에 대적할 묘안이 있을지 삼성전자의 향후 행보에 귀추가 주목된다.
