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계정을 잊어버리셨나요?

by semiman Aug 08. 2021

FinFET? GAA? RibbonFET?

스케일링을 지속하기 위한 모양 변경

트랜지스터의 역할은 여러 전자공학 책을 찾아봐도, 제가 출연했던 EBS(;;;)를 찾아봐도 매우 쉽게 알 수 있습니다. 사실 그냥 집에서 제가 스위치 끄고 켜는 것과 정확히 같은 역할을 합니다.

그리고 이런 스위치 같은 물건을 수십억개 논리적으로 잘 연결하면, CPU도 될 수 있고 DRAM도 될수 있고 NAND도 될 수 있다는 것이 바로 현대 전자공학의 재미있는 점입니다.

그럼 그냥 있는 트랜지스터 작게 해서 쓰면 되지, 왜 삼성, 인텔 등은 계속 새로운 트랜지스터의 모습을 강조하는 걸까요?

MOSFET의 원리

MOSFET의 생김새는 그냥 구글만 찾아봐도 쉽게 알 수 있습니다.

MOSFET의 구조 (출처 : 아래 참고)

위와 같은 구조로 생겼으며, 게이트(G)라는 영역에 전압을 얼마 이상(문턱 전압) 가해 주면, 본래 서로 통하지 않던 전류가 양 사이(S-D)로 흐르게 되는 것입니다.

이런 방식을 들여다 보면, 트랜지스터로 로직을 제어한다는 것이 무슨 의미인지 쉽게 알 수 있습니다. 예를 들면 트랜지스터 하나로 아래와 같은 동작을 시킬 수 있다는걸 쉽게 짐작 가능합니다.

1. 스위치를 누르고 있는 동안 소리가 나오게 한다

2. 스위치에서 손을 떼면 소리가 멈추게 한다

예를 들면, 위에서 말한 '스위치'를 게이트에 연결해 놓고, 트랜지스터 한쪽 끝에는 전원을 나머지 한쪽에는 스피커를 달아 두면 되는 겁니다.

누르고 있을 때만 소리가 나오는 스피커 (출처 : 아래 참고)

엄청 허망하지만 이것도 논리 제어중 하나입니다. 이런 종류의 물건을 마구마구 수십억개 엮으면 요즘 핫한 CPU, GPU다 만들어진단 의미입니다.

전류 스케일링 : 데너드 스케일링의 한계

하지만 위에서 설명하지 않은 부분들이 이제 문제가 되기 시작합니다. 물리학을 조금(?) 배워보면, 사실 저기서 전류가 흐르는 부분은 매우 얇은 표면이라는 것을 알 수 있습니다. 즉, 게이트에 전압을 가해주면 매우 "얇은" 전류의 통로(채널)가 생기고, 이를 통해 제어가 되는 것입니다. S-D사이의 엄청 넓은 두께로 전류가 흐르는게 아니라, G 근처의 영역에 아주 얇게 통로가 생겨나는 구조란 의미입니다.

과거 트랜지스터가 엄청나게 거대하던(마이크로미터 스케일) 시절에는, 세상 살기 좋은 어마어마하게 편한 특성이 존재하였습니다. 제 책을 보셨더라도 다들 까먹으셨을, 데너드 스케일링입니다. 영문 위키페디아(Dennard scaling - Wikipedia)의 derivation항목에는 아래와 같이 적혀 있습니다.

"Dennard observes that transistor dimensions could be scaled by –30% (0.7x) every technology generation, thus reducing their area by 50%. This would reduce circuit delays by 30% (0.7x) and therefore increase operating frequency by about 40% (1.4x). Finally, to keep the electric field constant, voltage is reduced by 30%, reducing energy by 65% and power (at 1.4x frequency) by 50%.[note 1] Therefore, in every technology generation, if the transistor density doubles, the circuit becomes 40% faster, and power consumption (with twice the number of transistors) stays the same"

그러다가 2006년쯤 되면 이 스케일링이 잘 안되기 시작합니다. 신호를 끊고 진행시키기 위해 게이트가 필요로 하는 전압은 더이상 잘 떨어지지 않습니다. 또한 이제 채널을 통해 나아가던 전류는 엄청나게 새어 나가기 때문에, 채널을 넓혀 주어야 합니다.

크기를 전체적으로 균일하게 줄일 수 없는 상황(출처 : 아래 참고)

왼쪽의 그림을 과거 미세공정으로 만든 트랜지스터라 하고, 오른쪽 그림을 새로운 미세공정에서 만든 트랜지스터라고 하겠습니다.

전압과 전류 스케일링이 힘들어졌기 때문에 동작 특성을 유지하거나 개선하게 위해서는, 전류가 통하는 면적(좌에서 우 방향)은 상대적으로 덜 줄여야 하는 상황이 되는 것입니다. 즉, 가로가 10 세로가 10 크기였다고 하면, 새로운 미세공정하에서 가로 7, 세로 8(예전에는 7로 바로 줄임) 이런 식으로 줄여야 하는 것입니다.

더 많은 전류! MORE CURRENT!

하지만, 인간의 욕심은 끝이 없고, 고성능 로직은 크기만으로 만족하지 못합니다. 크기는(2차원 상에서) 줄이면서, 여전히 큰 전류를 사용하고 싶습니다. 그렇다면 주어진 면적 안에서 최대한 채널의 면적을 넓혀야만 합니다.

어떻게 가능할까요? 이에 대한 설명은 삼성전자 GAAFET 소개 페이지에 매우 잘 나와 있습니다. 구조를 바꾸면 게이트 1개를 통과하는 채널의 면적을 넓힐 수 있습니다. 이를 통해 면적을 감소시키면서, 트랜지스터의 특성은 유지하는 것입니다. 또한 주어진 전압에서 흐르게 할 수 있는 전류가 커지므로, 구동 전압을 감소시킬 수도 있습니다. 빨갛게 표시한 영역들을 통해, 모니터 바깥에서 안쪽 방향으로 전류가 흐르는 것이라고 생각하면 됩니다.

각 종류의 MOSFET의 전류 통로 모습(출처 : 삼성전자)

한편 한가지 또 생각해야 할 것이, 과연 FinFET(Planar도 마찬가지)은 왜 한계에 부딪쳤냐는 것입니다. 아래의 그림은 인텔이 발표한 FinFET의 예시입니다.

22nm에서 14nm 개선점을 설명하는 발표자료 (출처 : 인텔)

보면 알 수 있지만, 22nm에서 14nm로 옮겨가면서 Fin의 높이를 높임으로써 3개였던 Fin을 2개로 줄였다고 자랑해 놓은 것을 알 수 있습니다(덤으로 미세화 정도를 높이고, 핀 사이의 STI를 강화하는 등의 방식으로 핀과 핀 사이 거리도 좁혔습니다). 정확하게는 제조시 사용하는 트랜지스터당 핀의 최소 개수가 2개로 줄었다는 것이지, 모든 트랜지스터가 핀 2개만 쓴다는 것은 아닙니다. 그렇다면 여기서 몇 가지 생각을 해보게 됩니다.

1. Fin의 높이는 계속 공짜로(?) 높일 수 있는건가

2. 만약 높일 수 없다면, 어떻게 대응해야 하는가??

1은 당연히 No입니다. 결론부터 말하면 만약 그게 가능하다면 지금 GAAFET으로 넘어가려는 시도를 할 이유가 전혀 없습니다. 인텔은 14nm에서 5년 이상 머무르며 꾸역꾸역 계속 트랜지스터 개선 작업을 했는데, 14nm 1세대에서 2세대(14nm+)로 넘어가며 Fin의 높이를 7nm정도 높이는데 그치고, 핀 간격은 되려 살짝 넓어지기까지 했습니다.

그렇다면 2로 넘어오게 되는데, 한가지 대응은 '다시 Fin의 개수를 늘리는 것' 입니다. 하지만 Fin의 개수가 늘면 개별 트랜지스터가 차지하는 면적이 넓어져 버립니다. 그렇다고 개수를 적게 유지하면 고성능 로직을 만들 수 없습니다. 실제로도 인텔 14nm(다른 파운드리도 마찬가지)는 2개 핀짜리 트랜지스터만 있는게 아니며, 아래와 같이 전류가 많이 필요한 곳에는 핀 6개짜리 트랜지스터를 써서 로직을 구성하는 등 이런 식으로 대응하고 있습니다. 아래를 보면 쉽게 이해가 가능합니다. 여담이지만, CPU의 트랜지스터 밀도가 AP보다 낮은 이유는 아래와 같은 고성능 로직이 많이 필요하기 때문이기도 합니다.

Fin 6개로 구성된 트랜지스터들 (출처 : 인텔)

어쨌거나, 계속 요구하는 핀의 개수가 늘어나 웨이퍼 바닥 면적을 잡아먹어 댄다면 남은 것은 바로 Fin을 벗어난 차기 구조(GAA 등)로 가는 것입니다.

물론 이러한 개선은 공짜가 아닙니다. 벌써 위 삼성전자 그림에서 Planar와 Fin만 봐도 매우 제조가 복잡해 짐을 알 수 있습니다. 그냥 납작한 영역에다 임플란트 치고, (High-K 붙이고?), 게이트 올리고 하던 물건에다가 뭔가 3차원 구조를 만들어야 하기 때문입니다. Fin으로 넘어온 이유는, 간단한 방식으로 면적 많이 차지하는 Planar를 만드는 것 보다 제조가 복잡해지는걸 감내 하더라도 Fin을 포함하여 만드는게 최종 가격(원가 + 성능 증가치)이 더 뛰어났기 때문일 뿐입니다.

Fin에서 GAA도 마찬가지 어려움이 있습니다. 이젠 그냥 3차원 구조가 아니라, 위로 N층 쌓아야 하기 때문입니다. 아랫층의 채널을 망가뜨리지 않으면서, 위에 3~4개씩 쌓아야 하니 필연적으로 노광과 에칭 등의 공임이 더 들어가게 됩니다. 하지만 다리 20개(?!)짜리 Fin으로 트랜지스터 만드는 것 보다는 싸다고 판단했겠지요(핀 크기를 줄이면 뭐하나 핀이 더 필요한데...).

TSMC는 왜 3nm에서 GAA를 가지 않았을까요? 아마도 Fin을 좀 더 높고 촘촘히 붙일 자신이 있거나, 혹은 GAA의 복잡한 3차원 구조가 아직 준비가 되지 않았기 때문일 것입니다. 혹은 고객 요구의 상당부분이 아직은 고성능, 고전류를 요구하는 물건이 아닐 지도 모릅니다.

결론

사실 위와 같은 노력은 반드시 트랜지스터의 형상만으로 이루어진 것이 아닙니다. 예를 들면 게이트의 전압을 지나치게 높이지 않고도 채널 생성을 유지하기 위해서, 전기장을 강하게 만들어주는 물질(High K)을 사용한다던지 하는 다양한 방법으로 진행되 오곤 했습니다.

결국 여기서 핵심은 원가+성능일 뿐이고, 과거보다 3차원 구조를 통해 이겨내야 하는 상황이 많아지고 있는 것 뿐입니다. 삼성전자가 3nm로 넘어가면서, 엄청 작은 Fin 1개짜리 트랜지스터를 만들어봤자 아무 소용도 없습니다. 전류 구동능력이 너무 나빠서, 어떤 고객도 원하는 것을 얻지 못하기 때문입니다. 결국 이런 트랜지스터 형상 변경은, 모두가 원하는 고성능 트랜지스터를 더 싸게 만들어 보기 위한 노력의 산물일 뿐입니다. 즉 작기만 하면 안되고, 쓸만한데 작은 물건이어야 한단 것입니다.

이러한 부담이 지속적으로 커져감에 따라서, 회사들은 패키징과 이종 칩간 결합등을 이용해 지속적으로 신형 반도체를 만들기 위한 노력도 지속해 가고 있습니다. 이후엔 어떤 방향일까요? 아마 다음에도 소재, 구조 등 여러가지 조합을 이용할 것은 분명합니다.