인텔 발표로 보는 반도체 미세화의 미래

제조, 설계, 패키징과 인터커넥트

 미국 시간으로 어제, 2021년 7월 26일 인텔에서는 Intel Accelerated(Intel Accelerates Process and Packaging Innovations (Event Replay) - YouTube)라는 웹 세미나가 개최되었습니다. 내용의 구성은 지금까지 인텔이 해 왔던 "우린 최강이다 하여튼 짱임"의 톤을 벗어나는 수많은 기술적 설명들이 존재했습니다. 뿐만 아니라, 최근 반도체 시장의 트렌드를 읽으려 하는 사람들이 봐야 할 많은 내용들이 나왔습니다.

총평

이번 발표에서 가장 기억에 남는 단어들은 아래와 같습니다

"Parity in 2024"

"Unquestioned Leadership in 2025"

패리티란 단어를 사용하는 것 자체가 인텔에게는 자존심 상할 수 있는 일입니다. 패리티란 단어는 저 시점에 가서야 경쟁자 수준을 따라잡겠단 의미이며 이는 곧 지금은 뒤쳐졌단 의미이기 때문입니다. 오랫 동안 인텔 CTO로 자리했던 팻 본인이 저런 이야기를 하는 것은 참신하기도 합니다.

전체 내용을 보면 일단 프로세스 이름을 파운드리들의 수준에 맞춰 재 정의하겠단 것에서 시작합니다. 현재 양산 직전인 인텔 10ESF는 7nm로 강제 개명 당하며, 기존 인텔 최초의 EUV노드였던 7nm는 4nm로 바뀌는 등 전체적으로 파운드리들의 밀도 표준에 맞춰 용어를 바꿨습니다. 실제로도 기존 인텔 7nm는 TSMC 5nm보다 밀도가 높고, 3nm보다는 낮을 것으로 추정되었으니 그냥 막 던진(?) 숫자들은 아니고 나름 솔직한 셈입니다. 인텔이 네이밍을 바꾼 덕에 회사간 밀도 비교가 조금 더 쉬워지게 되었습니다.

과거 프로세스를 2~3세대는 앞서던 인텔이었다면 이런 고민을 할 필요도 없었습니다. 타사 28nm가 자사 45nm급이더라도, 자사가 22nm를 쓰면 상관 없었기 때문입니다.

인텔 10ESF의 공정 수준을 언급해온 수 많은 미디어들 (이하 출처 : Intel accelerated)

새로운 인텔 공정 숫자들

 한편, 이 언급이 끝나고 나면 인텔은 어떻게 2025년에 다시 왕좌를 되찾을 것인지에 대한 긴 이야기가 시작됩니다. 그리고 왕좌를 찾기 위해 사용할 기술들은 흥미롭게도 전부 현재 반도체 제조가 겪는 고난들에 관련이 되어 있어, 교과서로 써도 될 만한 내용들이기 때문입니다.

그리고 발표의 중심은 인텔의 공정개발 책임자가 인텔 CEO만큼이나 중요하게 다뤄집니다. 이는 내용 뒤를 슬쩍 봐도 이유를 알 수 있는데, 인텔은 이번에도 "서방이 가진 반도체 제조 역량"을 강조하고 있습니다. 한편으로는 "인텔은 팹리스가 될 수도 있다"와 같은 언론 발표에 빡쳐서 망하면 망했지 그럴일은 없다고 엿이나 먹으라는 느낌도 듭니다. 곧 팹리스로 갈 회사라기엔 공정기술 개발의 수준이나, 로드맵의 세밀함이 너무 굉장하기 때문입니다.

현재 : 10ESF(새 이름 7nm)

 일단 당장 올해 하반기에 제조할 두 개의 클라이언트 제품과 서버 제품이 선을 보입니다. 이는 얼더 레이크와 사파이어 라피즈인데, 각 제품은 인텔의 신기술을 하나씩 가지고 있습니다.

인텔의 빅-리틀 조합과 EMIB을 가진 두 제품

 알더 레이크의 경우 인텔식의 빅-리틀 조합이 들어가 있으며, 사파이어 라피즈는 영상으로 보면 전체화면으로 볼 경우 CPU 타일간의 결합을 EMIB(Mix-and-Match : 칩 제조의 새 방향 (brunch.co.kr)의 형태로 연결한 것이 보입니다. 2015년부터 여러모로 갈팡질팡하던 인텔이 드디어 남들이 안하던 것을 오랜만에 내놓는 것입니다. 다만 여기까지는 이미 많이들 알고 있는 정보였으며, 이미 AMD Zen 3와 어느정도 패리티를 만들 물건이라는것을 시장에서 다들 짐작하고 있었습니다.

미래 : 4nm 첫 EUV와 그라나이트 라피즈

 그 다음 장에는 인텔 첫 EUV인 4nm(구 7nm)의 제품 설명이 나옵니다. 바로 메테오 레이크와 그라나이트 라피즈인데, 이 둘은 인텔이 오랫동안 지연을 맛본 7nm 공정과 함께, 인텔이 구상했던 미래 칩의 모습(mix-and-match)형태가 거의 그대로 나타나고 있습니다.

인텔 4나노 제품

 일단 메테오 레이크는 위에 나온, 통짜로 칩 하나를 찍은 얼더 레이크와 달리, 3개 별도의 칩(인텔은 Tile이라 부름)으로 구성되어 있음을 알 수 있습니다. 맨 위의 Compute와 맨 아래 GPU는 고밀도 첨단 공정을, 가운데 SoC는 과거 공정을 사용하게 될 것입니다. 이는 AMD의 IO Die와 비슷한 개념이지만, 인텔은 이를 기판을 통하는 것이 아닌 실리콘 조각을 통해(EMIB) 하는 것으로 구현하기에, 경계도 더 좁고 깔끔할 뿐만 아니라 단위 면적당 집적 가능한 각 칩의 인터커넥트의 개수도 훨씬 큽니다.

 한편 그라나이트 라피즈는 HBM으로 보이는 칩과, 일종의 가속기로 보이는 칩이 파란색 코어들과 함께 집적된 형태로 나왔습니다. 그림에 나오는 코어 카운트를 진짜라고 본다면 2 x 6 x 10 = 120코어가 됩니다. 현재 AMD EPYC 3세대는 64코어이며, 차세대 5nm 기반 EPYC이 96~128코어 정도의 루머로 나오고 있는 것을 볼 때 인텔은 서버 시장에서도 물러서지 않을 느낌입니다.

 한편, 지난 포스팅(인텔은 정말 TSMC 3nm에 외주를 준 것일까? (brunch.co.kr)에서 인텔 7nm (현 4nm)의 생산량 이야기를 한 일이 있는데, 이번에 인텔의 자료를 보면 아래와 같은 문장이 있습니다.

Providing an approximately 20% performance-per-watt1 increase over Intel 7, Intel 4 is the first Intel FinFET node to fully embrace extreme ultraviolet lithography (EUV), which involves a highly complex optical system of lenses and mirrors that focuses a 13.5nm wavelength of light to print incredibly small features on silicon. This offers a vast improvement over prior technology that used light at a wavelength of 193nm. Intel 4 will be ready for production in the second half of 2022 for products shipping in 2023, including Meteor Lake for client and Granite Rapids for the data center.

과거 언론들은 인텔 4나노가 2023년 상반기까지 밀릴 수 있다고 했는데, 실제로는 인텔 내부에서 꽤 긍정적인 시나리오가 진행된 듯 보입니다. 인텔 4나노는 2022년 2반기(내년)에 양산이 준비되고, 2023년엔 제품이 출하되기 시작합니다(본래 저는 2024년쯤 되야 7nm 제품이 보일거라 생각). 이 경우 AMD가 TSMC 5nm로 누릴 수 있는 우위는 반년 가까이 짧아지게 됩니다. 인텔이 이번에도 일정이 낙관적인척 하는 것일 수도 있지만, 당장 올해 초에 양산 일정을 딜레이 시켰던걸 생각해보면 아마 실제로 준비가 되어 가는 것일 가능성이 높습니다. 발표자 역시 현재 수율(정확히는 defect) 성숙 정도가 스케쥴에 맞다고 하였습니다.

다만, 현재 인텔이 보유한 EUV기기 수와, 현재 인텔이 쓰는 14nm와 10nm SF 믹스 전략을 봤을 때 아마 인텔은 10nm ESF기반의 일종의 리프레시 제품(루머상 Raptor Cove)의 수명을 2023년까지 늘려서 쓰고, 4nm 기반 메테오 레이크 소수를 클라이언트에 투입하고, 대부분의 EUV 기반 자원은 가장 중요한 서버 시장용 그라나이트 라피즈에 투입하지 않을까 합니다.

한편, 인텔 3나노는 보아하건데 기존에 인텔이 +(14+, 10+ 등)를 붙이던 식의 개선을 EUV에 가한 형태인듯 합니다. 라이브러리(library)와 최적화(optimized)등의 단어가 나오는 것을 보면 짐작할 수 있습니다.

하프 노드 전환에 해당하는 인텔 3nm 공정(과거라면 7+로 명명)

인텔 3나노 이후, 현재 삼성이 진입하고자 하는 GAA구조에 진입하고자 하는데, 이는 그다지 특별할 것 없고 모든 로직 제조회사가 하고자 하는 바입니다.

PowerVia

 이 부분은 이론 자체는 존재하긴 하지만 TSMC도, 삼성도 다루지 않는 독특한 영역입니다. 우리는 실리콘 표면에 가장 밀도가 빡빡한 핵심 소자층을 형성하고, 그 위로 수많은 금속을 쌓는다는 것은 알고(?) 있습니다.

기존 칩의 금속 배선층. 제조시에는 위로 쌓아 올리는 식이다

 그런데 자세히 보면, 위의 금속 배선은 크게 두 가지 다른 일을 하는 배선들이 겹쳐져 있습니다. 한 종류는 각 논리 회로를 제어하기 위한 종류(노란색)이며, 다른 한 종류는 핵심소자층에 전원을 공급하는 일종의 배선(구리색)입니다. 인텔은 여기서 전원을 공급하는 배선을 웨이퍼 뒷면에 형성(?!)하여, 핵심소자층에 전원을 공급하겠다는 계획을 내비칩니다.

인텔 PowerVia의 모식도

 이런 방식을 사용할 경우, 로직 위의 핵심 배선층의 밀도를 높여서 전체적 밀도가 높아질 수 있을 뿐만 아니라 전류 공급 경로가 간단해지면서 구동 효율이 높아지는 등 여러 이익이 생길 수 있습니다. 다만 웨이퍼 뒷판을 매우 정밀하고 얇게 갈아낸 뒤 구멍을 아주 '살짝' 뚫어 접점을 형성해야 하는 등의 하는 큰 문제가 있는데, 아마도 인텔의 칩 수직통합 능력이 상당한 경지에 다다른 것이 아닌가 합니다.

발표자는 이 기술을 인텔 20A 공정(2024년)에 적용할 예정이긴 하지만, 기술 성숙도를 위해 좀 더 이전 노드에서 제품들을 만들어 볼 수 있음을 시사하고 있습니다. 이번에도 발표자는 기술의 수율과 성숙도 이야기를 이 로드맵의 근거로서 활용하고 있습니다. 최근 단종된 인텔 레이크필드(Lakefield)와 비슷한 좀 도전적이고 독특한 마켓을 노리는 물건에 선제적으로 적용되지 않을까 생각됩니다.

패키징과 인터커넥트

 최근 인텔이 가장 빠르게 발전시켜온 분야가 바로 칩간 결합입니다. 이번 발표에서는 기존 EMIB과 Foveros 두 기술의 개괄적 발표(Mix-and-Match : 칩 제조의 새 방향 (brunch.co.kr)를 넘어서서 아예 로드맵을 제공하는 형태가 되었습니다.

인텔 EMIB의 로드맵. 크기가 작아질수록 결합부의 밀도가 높아진다

빨간 동그라미 친 부분들의 밀도가 높아지는 것이다

 3D결합 기술은 포베로스는 포베로스 옴니(Foveros Omni)와 포베로스 다이렉트(Foveros Direct) 두 가지가 소개됩니다. 포베로스 옴니의 경우, 기존 포베로스 기술의 한계점인 "베이스 다이보다 넓은 칩을 위에 쌓을 수 없다"는 문제를 구리 기둥 등으로 해결한 물건으로 보입니다. 이를 통해 좀 더 다양한 크기를 가진 칩들을 위 아래에 배치할 수 있으며, 이를 통해 아마도 제 3자가 다양한 크기로 제조한 칩들을 여기저기 배치할 수 있게 될 것입니다.

가운데의 Base die가 위에 있는 die보다 작아도 만들 수 있다

 그리고 포베로스 다이렉트의 경우, 두 칩을 뒤집어서 마이크로 범프(가로 세로 1mm안에 1만개)들을 직접 연결시키는 기술로 이를 통해 데이터 교환이 많은 여러 칩간 연결을 고성능, 고효율로 할 수 있게 될 것입니다.

두 고성능의 칩에 붙은 마이크로범프를 바로 부착하겠단 의미이다

또한 위에서 소개했던 인텔 메테오 레이크(4nm)는 포베로스 기술의 로드맵과 함께 제공됩니다.

인텔 메테오 레이크의 포베로스 기술 및 파워 사용 범위

파운드리 고객 : 아마존과 퀄컴

 이후 인텔은 자신들의 새로운 파운드리 파트너 두 회사를 언급합니다. 아마존은 인텔의 패키징 기술을 함께 쓰는 파트너가 될 것이며, 퀄컴은 인텔 2025년 이후 프로세스의 고객으로 언급됩니다.

아마존의 경우 자체 ARM기반 칩을 설계하고 실제 사용도 해 보고 있는 중인데, ARM 역시 인터커넥트 및 패키징 기술의 중요성을 피해가진 못합니다. 위 퀄컴과 아마존의 예를 보면 알 수 있듯, 인텔은 이제 ARM 파트너사도 크게 개의치 않는 듯 하며, 필요한 경우 패키징만 제공하거나 위탁제조만 제공하는 등 굉장히 유연한 움직임을 보일 것이라 생각됩니다.

아마도 이들이 벌써 엄청난 양의 액수로 계약을 하진 않았을 것이고, 인텔 파운드리 및 공정 성숙도를 봐 가며 실제로는 2~3년 뒤에나 계약이 이루어질 것입니다.

결론

 이번 발표의 실현 가능성은 둘째치더라도, 진정성은 인텔이 로드맵을 꽤 길게 발표했단 것과, 이를 이루기 위한 요소기술들의 존재를 직접 밝혔다는 것에서 알 수 있습니다. 최근까지도 인텔은

"우리는 엄청 강해!"

 식의 발표와, 주주를 만족시키기 위한 일종의 수박 겉핥기식 기술 자랑에 가까운 발표를 하곤 했는데, 이번 발표는 결이 좀 다릅니다.

인텔은 자신들이 트랜지스터 밀도의 최강자가 아님을 인정했습니다. 그리고 리더쉽을 되찾기 위한 매우 긴 로드맵을 제시했으며, 각 요소기술이 무엇을 해 내는 것이며 어떤 스케쥴에 어느 단계로 나아갈지까지 꽤 상세하게 제시하였습니다.

그리고 이 약 50분 정도 되는 발표에서, 무어의 법칙을 계속 이어가기 위한 칩 제조 주변의 수 많은 도전들 역시 살펴보며 갈수록 복잡해져가는 반도체 미세화의 연관 생태계인 미세공정(제조), 신규 아키텍쳐(설계), 패키징 기술이 어떤 일을 해야 하는지 고민해 볼 시간도 얻을 수 있었습니다.

 한편 인텔 미세공정은 이제 파운드리와 비슷하게, 약 2년마다 풀 노드 전환을 하며(4nm -> 20A), 그 중간에는 하프 노드 전환을 합니다(4nm -> 3nm). 그리고 이 전환기마다 주변의 패키징 등의 요소기술들이 합쳐지고, 이를 통해 Leadership performance를 완성하고, 이윽고 High NA가 출시되는 시점에는 제조의 리더쉽까지 되찾을 것이라는 계획입니다.

 물론 말보다는 행동으로 보여주는게 중요하겠지만, 지난 수년간 봐 온 인텔 발표중 가장 멋진 발표였습니다. 지난 2017년 서니 코브 스포일러 뒤 사라진 인텔 개발자 포럼(IDF)이 큰 충격이었는데, 만약 팻 갤싱어가 과거 인텔의 영광은 프로그래머와 생태계 덕분이었다는걸 이해하고 있다면, IDF가 부활하지 않을까 이번 10월 발표가 기대됩니다. 과거 IDF는 늘 샌프란시스코에서 하반기에 열렸으니 어쩌면...?

제발 부활좀...

 2012년 망할 거라 믿었던 마이크로소프트가 지금은 시총 1~2위를 넘나드는 기업이 되었듯 인텔 역시 화려하게 부활할 수 있지 않을까 생각해봅니다.

 여담이지만 삼성전자 역시, 인텔이 하는것과 마찬가지로 미세공정 주변부의 기술 발전을 이해하기 쉬운 로드맵의 형태로 정리하는 한편, 삼성전자 자체 및 주변 생태계가 이를 지지하고 따라올 수 있는 모습을 구성해야 할 것입니다. 삼성전자의 패키징 및 인터커넥트 로드맵은 뭔가 좀 더 주변에 있는 느낌이고 그 중요성에 비해서는 발전의 정도가 그다지 자주 발표되지 않는 느낌입니다.