반도체 어드밴스드 패키징 2.5D와 3D패키징의 차이
지난 시간에는 어드밴스드 패키징이 중요하게 대두된 이유를 무어의 법칙에 의거해서 설명을 드렸습니다.
간단히 정리하자면 미세공정의 고도화를 통한 트랜지스터 집적도의 향상만으로는 AI 시대에 요구되는 반도체의 성능을 효과적으로 달성할 수 없게 되었기 때문에 반도체 업계는 패키징을 통해 성능의 향상을 꾀하게 되었다는 것입니다. 선폭 미세화를 통해 반도체의 성능을 향상시키는 데에 한계가 드러난 이유는 반도체의 선폭이 줄어들면서 동시에 반도체에 제공되는 전류를 효과적으로 통제하기가 어려워졌기 때문입니다.
선폭이 좁아지면서 회로간의 전류 간섭도 심해지게 되었습니다. 또한 누설전류, 곧 반도체의 통제에서 벗어나는 전류의 흐름이 많아지게 되었습니다. 이러한 누설전류의 문제는 반도체의 발열을 야기하고요. 반도체의 발열은 반도체의 성능 저하로 이어집니다. 게다가 좀 더 현실적인 측면에서 반도체의 공정이 점점 미세화되면서 설계 기업과 제조기업에서의 개발 비용과 제조비용이 기하급수적으로 상승하게 됩니다. 반도체 제조 공정에서야 설비를 고도화 해야 하니 비용 상승이 어느 정도 납득이 가지만 설계 기업의 개발 비용 상승은 쉽게 납득이 가지 않으실 텐데요.
팹리스의 비용은 대부분 설계 자산을 구입하는 데에 투입됩니다. EDA라고 불리는 설계 자동화 툴을 구입하는 비용도 천문학적으로 증가합니다. EDA 회사들은 대부분 파운드리 업체의 공정에 최적화된 설계 자동화 툴을 세팅합니다. 그리고 설계 자동화를 세팅하는 기준으로 IP 즉 설계 자산을 활용하게 됩니다. 그런데 이 IP의 가격도 선단 공정으로 올라갈수록 기하급수적으로 증가하게 됩니다. IP 자체의 금액이 비싸다 보니 IP를 기준으로 설계 자동화를 세팅하는 EDA 툴의 가격도 비싸지게 되고 이로 인해서 최종적으로 팹리스가 부담하게 되는 가격도 증가하게 되는 구조이죠.
이렇게 반도체 선폭 미세화는 반도체의 성능을 향상시키기도 하지만 발열과 전력 통제의 어려움, 그리고 반도체 제조비용의 상승이라는 한계를 드러내기도 합니다. 이에 반도체 회사들은 패키징을 통해 선폭 미세화로 인해 촉발되는 문제점을 상쇄하면서도 반도체 성능을 획기적으로 높일 수 있는 방안을 마련하기 시작했습니다.
반도체의 성능 향상의 대안으로 떠오르게 된 패키징 방식이 바로 현재 각광을 받고 있는 어드밴스드 패키징 즉 첨단 패키징이라고 할 수 있습니다. 어드밴스드 패키징은 서로 다른 반도체 다이 블록을 통합하여 하나의 칩셋으로 만드는 모든 기술을 총망라합니다. 여기에는 우리가 일전에 살펴보았던 칩렛도 속하고요. 또한 우리가 낸드플래시에서 자주 보이는 TSV(실리콘 관통 전극)을 활용한 적층기술도 속합니다. 일명 3D 패키징이라고 불리는 기술입니다.
칩렛도 3D 패키징도 모두 서로 다른 칩 다이 블록을 조합한다는 점에서 동일한 개념이라고 볼 수 있지만 이를 횡으로 붙이느냐 위로 쌓아 올리느냐의 차이를 갖습니다. 또한 횡으로 붙이고, 위로 쌓아올리는 데에 인터포저가 들어갔는가 아닌가의 문제도 차이로 작용합니다. TSV는 칩렛으로 대표되는 2.5D 패키징과 수직 적층 방식인 3D 패키징에 공통적으로 들어가는 기술이지만 이 기술이 칩과 칩 사이에 사용되었는가 인터포저에 사용되었는가도 차이점으로 존재합니다. 이 시간에는 주요한 어드밴스드 패키징의 방법으로 지목되고 있는 2.5D 패키징과 3D 패키징에 대해서 대략적으로 살펴보는 시간을 갖겠습니다.
A. 2.5D 패키징
2.5D 패키징은 여러 개의 반도체 칩 다이를 수평으로 붙여서 단일 패키지에 통합하는 패키징 기술입니다. 이 때, 다이는 개별 칩이며, 각각의 다이는 독립적으로 제조되고 테스트됩니다. 2.5D 패키징이 3D 패키징과 다른 점은 각각의 칩 다이를 특별한 기판인 인터포저(Interposer) 위에 배치한다는 점입니다.
로직 다이의 여러 칩들과 메모리 등을 실리콘이나 PCB로 구성되어 있는 인터포저 위에 횡으로 배치합니다. 이어 각각의 칩 다이를 고밀도 인터커넥트 기술을 통해 연결함을 통하여 칩간의 연결성을 향상시킵니다. 이를 통해 칩 전체의 크기를 축소하면서도 칩 간의 연결성을 증폭함을 통해 획기적인 성능의 향상을 도모할 수 있습니다. 이전의 패키징이 각각의 반도체 칩들을 보호하고, 전기 신호에 반응할 수 있도록 하는 데에 국한된 역할을 했다면 현재의 패키징은 보호와 작동의 개념을 넘어서서 여러 반도체 칩을 하나의 칩셋으로 묶고, 칩 다이간의 연결성을 향상시킴을 통해 결과적으로 칩 자체의 성능을 업그레이드 하는 것을 그 목적으로 하고 있습니다. 따라서 어드밴스드 패키징의 일종인 2.5D 패키징에서 중요한 것은 어떻게 횡으로 결합시킨 여러 칩 다이들을 효과적으로 연결시켜 데이터 전송을 용이하게 할 것인가에 달려있을 것입니다.
일반적으로, 다이들은 인터포저 위에 포지셔닝되고, 인터포저의 다양한 연결 포트에 연결됩니다. 이렇게 함으로써 다이들 간의 데이터 및 신호 전달이 이루어집니다. 다이들은 수평으로 배치되어 인터포저 위에 적층되지만, 직접적으로 서로 연결되는 것은 아닙니다. 인터포저를 통해 다이들이 상호작용하고 통신할 수 있습니다.
얼마전 삼성전자에서 I-CUBE 8을 개발했다는 기사가 있었죠? 이것이 바로 2.5D 패키징의 일종입니다. 인터포저 위에 로직다이를 배치하고 양 옆에 고대역폭 메모리인 HBM을 양 옆으로 배치하여 한 패키지로 만듦을 통해 데이터 전송을 용이하게 하는 것이 핵심입니다. 이러한 패키징이 가능한 이유는 로직 다이와 HBM이 따로 떨어져 있는 것이 아니라 바로 옆에 붙어 있고, 고감도 인터커넥트 기술이 가미된 인터포저가 이들을 연결해주기 때문입니다. 이로 인해 반도체의 발열을 효과적으로 통제하면서도 다량의 데이터를 한 번에 로직 다이로 전송하는 것이 가능해졌습니다.
2.5D 패키징의 최대 장점 중 하나는 전력 통제를 원활하게 함을 통하여 반도체 발열의 효과적 통제가 가능해진다는 점입니다. 현재 반도체 IC 칩셋의 최선단 공정은 3나노미터 공정이죠. 회로간 간격이 현저하게 좁아지면서 누설전류 문제가 불거지게 됩니다. 그런데 이러한 최선단 공정의 칩을 인터포저에 연결하게 되면 좁은 선폭의 능동소자에서 흐르는 전류를 비교적 넓은 선폭의 고대역 회로로 분산하여 집적 회로가 전류를 통제하는 부담을 줄여주게 됩니다. 그러면서도 고대역 PCIe 연결을 통하여 대량의 데이터를 효과적으로 로직 다이로 전송할 수 있으니 쾌적한 데이터 전송 환경을 만들어주게 됩니다. 이렇게 ic 회로의 부담을 인터포저가 분산시켜 주면서 발열 이슈를 통제해 주고 전체적인 반도체의 평균 성능을 높여주는 역할을 수행하게 되는 것입니다.
B. 3D 패키징
3D 방식은 인터포저의 도움을 받지 않고, 로직 블럭과 메모리 블럭을 위로 쌓아 올리고 실리콘 관통 전극인 TSV로 서로를 연결함을 통하여 각 칩 간의 연결성을 한 단계 더 업그레이드 시킨 패키징 방식입니다.
아무리 인터포저의 대역폭을 향상하고, 소재를 혁신하고, 두께를 줄인다고 하더라도 결국에는 데이터가 인터포저라는 매개물을 통과하여 메모리로부터 로직 다이로 옮겨가는 구조이기 때문에 데이터 소실과 비효율이 발생할 수 있습니다. 게다가 인터포저가 감당할 수 없을 만큼 큰 대역의 데이터가 오가게 되면 2.5D 패키징도 비효율을 겪을 수밖에 없죠.
반도체 회사들은 이에 따라 무엇인가 매개물을 통해 데이터를 전송하는 방식이 아닌 칩 간에 직접적으로 데이터를 주고 받을 수 있는 방법을 고안하기 시작했습니다. 고민 끝에 등장한 대안으로 각 칩 다이를 수직으로 쌓아 올리고, 이를 관통전극인 TSV로 직접 연결하는 방법을 고안하게 되었습니다. 이것이 바로 3D 패키징입니다.
2.5D 패키징으로도 퍼져 있던 여러 칩 다이들을 인터포저 안에 한데 묶어 패키징 함을 통하여 칩셋 전체의 크기를 줄일 수 있지만 3D 패키징을 통해 횡으로 배치되었던 칩 다이들을 모두 적층하여 쌓아 올리기 때문에 칩의 크기를 더욱 작게 줄일 수 있습니다. 이 외에도 3D 패키징에는 여러 가지 장점들이 존재하는데요. 잠시 살펴보면 3D 패키징은 칩의 높은 성능을 담보할 수 있습니다. 이는 다양한 칩을 수직으로 적층함을 통해 연결 거리를 좁히고 높은 밴드폭을 제공할 수 있기 때문입니다. 높은 밴드폭을 제공하는 이유는 고감도 인터커넥트 기술을 통하여 데이터를 여러 비트로 나누어 전송함을 통해 대역폭을 높일 수 있기 때문입니다.
단순히 여러 칩셋을 적층한다고 해서 속도가 향상되는 것이 아닙니다. 핵심은 거리를 좁히고, 각 입출력 단자에서 송수신되는 데이터의 양, 즉 대역폭을 확대하는 데에 있습니다. TSV를 활용한 3D 패키징은 각 칩셋간의 거리를 획기적으로 좁히고, 송수신되는 데이터의 양을 고감도 인터커넥트 기술을 통하여 획기적으로 높일 수 있습니다. 그래서 고성능 칩셋에 주로 사용되는 패키징 방법입니다. 이외에도 3D 패키징은 향후 칩셋 업그레이드에도 용이합니다.
각 칩셋이 적층되어 있기 때문에 테스트 후에도 고객사의 요청이 있을 때에는 요청에 적합한 칩을 추가로 적층하면 되기에 업그레이드나 칩 수정이 용이하다는 특징도 있습니다. 마지막으로 3D 패키징은 시스템 수준에서 다양한 기능을 하나의 패키지로 통합한 것이기에 시스템의 복잡성을 줄이고 동시에 효율성을 증대시킵니다. 이는 다양한 응용 분야에서 전자제품의 성능과 기능을 향상시키는 데에 도움을 줍니다. 이러한 장점들로 인해 3D 패키징은 고급 전자 제품 분야에서 널리 사용되고 있으며, 모바일 기기, 컴퓨팅, 데이터 센터, 자동차, 의료 기기 등 다양한 응용 분야에서 중요한 역할을 하게 됩니다.
이러한 장점들로 인해 3D 패키징은 고급 전자 제품 분야에서 널리 사용되고 있으며, 모바일 기기, 컴퓨팅, 데이터 센터, 자동차, 의료 기기 등 다양한 응용 분야에서 중요한 역할을 하게 됩니다. 이러한 2.5D와 3D 패키징에 가장 앞서 있는 제조사는 뭐니뭐니해도 TSCM입니다. TSMC는 애플의 SOC를 도맡아 제작하면서 첨단 패키징 역량을 지속적으로 쌓아 왔습니다. TSMC가 애플의 AP 물량을 전량 유치할 수 있었던 데에는 TSMC가 자랑하는 팬 아웃 웨이퍼 레벨 패키징이 있었기 때문이었습니다. 팬 아웃 웨이퍼 레벨 패키징은 쉽게 말해 I/O 단자가 칩셋 밖으로 넓게 배치되도록 패키징을 하는 방법인데요. 가장 중요한 특징은 이 모든 패키징 작업이 웨이퍼 위에서 이루어진다는 점입니다. 이러한 웨이퍼 레벨 패키징은 칩셋을 PCB로 옮겨 패키징하는 수고를 덜 수 있기 때문에 PCB 비용을 절감할 수 있는 동시에 IO 단자를 칩셋 밖으로 넓게 확보하기 때문에 입출력 단자의 수를 획기적으로 늘릴 수 있기에 칩셋의 성능을 획기적으로 높일 수 있다는 장점도 덤으로 확보할 수 있습니다.
TSMC가 팬아웃 웨이퍼레벨 패키징에 집중하고 기술을 고도화 시키고 있던 시점에 삼성은 더욱 진일보한 패키징에 도전하고 있었습니다. 그것이 바로 팬 아웃 패널 레벨 패키징입니다. 웨이퍼 레벨 패키징이 둥근 웨이퍼 위에 패키징을 한다면 패널 레벨 패키징은 사각형의 패널 위에 절단된 칩셋을 배치하고 그 위에서 패키징을 실시하는 방식을 의미합니다.
이론상 원판인 웨이퍼레벨보다 사각형인 패널 레벨이 생산성 측면에서 더 용이한 것으로 알려져 있지만 패널레벨 패키징에는 몇 가지 문제가 있는데요. 그중 가장 큰 문제는 패널이 패키징 과정에서 뒤틀린다는 점이었습니다. 뒤틀림의 문제를 효과적으로 해결하기 위해 수많은 연구 인력이 매달렸지만 아직도 패널 뒤틀림 이슈를 해결하지 못하고 있는 것으로 보입니다.따라서 삼성전자도 이제는 패널레벨 패키징보다는 웨이퍼 레벨 패키징에 더 비중을 두고 움직이는 중입니다.
오늘은 간단하게 2.5D 패키징과 3D 패키징에 대해서 알아보았습니다.
그리고 번외로 TSMC와 삼성전자의 웨이퍼 레벨 패키징과 패널레벨 패키징에 대해서도 살펴보았습니다. 어드밴스드 패키징은 제가 알려드린 것보다 훨씬 더 복잡하고, 광범위한 개념입니다. 이를 다 소개하기에는 제 지식이 너무나 일천합니다. 더 공부해서 더 공유할 수 있도록 노력하겠습니다.
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