Fan-Out Packaging③
거거익선(巨巨益善)이 Fan-Out 패키징에도 적용될까?
Fan-out 패키징이 가진 약점을 꼽자면 개발 & 양산 비용이다. 여러 차례 언급한 것과 같이 공정의 난도가 높아 다른 방식으로 생산된 유사 기능의 Device와 비교했을 때 성능은 앞서지만 가격 경쟁력이 약하다. 반도체를 구입하는 Set 업체는 반도체의 가격에 대단히 민감하게 반응한다. 물론 탁월한 성능을 가진 반도체의 경우, 높은 값을 주고 살 수 있지만 이런 경우는 개인을 상대로 한 제품(B2C)보다는 기업(B2B)을 위한 제품일 확률이 높다. 제품 가격을 낮추기 위해서는 큰 규모의 생산 시설을 구축해야 하고 생산 시설을 가동할 수 있을 만큼 충분한 물량을 발주해줄 고객이 필요하다. 하지만 Fan-Out 패키징은 주류 패키징 기법이 아니다 보니 원천 기술을 개발한 IDM(NXP & Infineon)조차 자사의 Fan-Out 패키지 물량을 모두 커버할 수 있을 정도의 생산라인을 보유하지 않고 부족한 부분에 대해 OSAT를 통한 위탁생산에 의존하고 있다. "닭과 달걀의 딜레마"처럼 시장을 키우기 위한 강력한 모멘텀이 없는 한, OSAT와 IDM은 양산 라인을 구축하기 어렵다. Set 업체들이 신규 시스템을 구축할 때에는 검증된 반도체를 우선적으로 검토하기 때문에 Fan-Out과 같은 생소한 방식의 패키징 방식을 선호하지 않는다. 결국 Fan-Out 패키지가 시장에서 영역을 확대하기 위해서는 성능, 신뢰성과 함께 가격경쟁력이 추가적으로 요구된다.
이에 대한 해법으로 Wafer Size보다 더 큰 Size로 Fan-Out 패키징을 하여 더 많은 수의 반도체를 생산하고자 하는 아이디어가 주목받기 시작했으니 Panel-Level Fan-Out(FO-PLP)의 등장이다. 본래 반도체 산업과 LCD 산업은 지속적으로 Wafer와 LCD 액정의 Size를 키워 단위당 생산량을 늘리는 방식으로 발전해 왔다. 반도체 업계에서는 2000년대 중반만 해도 삼성전자, Intel, TSMC를 주축으로 300mm Wafer를 대신할 450mm Wafer의 표준화가 적극적으로 검토되었다. 2000년대 말 즈음에는 450mm Wafer를 핸들링하기 위한 설비들이 속속 개발되면서 향후 건설되는 신규 Wafer Fab. 에는 450mm 대응 설비가 자리 잡을 것 같은 분위기가 조성되었다.
하지만 2022년 현재, 반도체 업계에서는 여전히 300mm Size의 Wafer를 사용하고 있다. 450mm로의 전환을 막은 것은 반도체 제조 설비와 소재의 발전으로 인한 미세회로의 구현이다. 물론 450mm로의 전환이 보류된 것에는 미세화 이외에도 여러 이유가 있을 수 있다. 한 가지 분명한 것은 Wafer 위에 최선단 공정을 적용하여 미세 패턴을 형성해야 하는데 Wafer의 크기가 커져 버리면 이를 핸들링하기가 어려울뿐더러 수율 관리에 치명적인 Risk를 안고 있다는 점이다. 즉, Size를 넓힌다는 것은 더 많은 양의 반도체를 생산할 수 있으나 그에 따른 부가적인 Risk를 감수하겠다는 의미이기 때문에 마냥 반가운 것도 아니다.
인터넷에서 Panel Level Fan-Out 기술에 대해 검색해 보면, 유독 Panel Level 기술의 양산성만을 부각하는 글이 많다. 그들 말대로라면 TSMC를 비롯한 Fan-Out 패키지 생산 업체들은 모두 FO-PLP로 전환했어야 했다. 이번 글에서는 제삼자의 시각을 통해 본 FO-PLP 기술의 난이도에 대해 기술하고자 한다.
FO-PLP와 FO-WLP를 비교했을 때, FO-PLP의 생산성 우위에 대해서는 반론의 여지가 없다. 300mm Wafer 대비 3~5배 이상의 큰 면적과 사각형 형태로 인한 Edge 부위의 활용은 제품 생산성과 직결된다. FO-WLP가 아닌 FO-PLP를 채택한 업체들은 앞서 말한 생산성의 우위를 들어 FO-PLP의 우수성을 주장하고 있다. 또한 인터넷에 넘쳐나는 정보들은 Fan-Out 기술의 높은 난이도와 이를 대량 생산할 수 있는 FO-PLP 기술을 접목하여 자신들만의 결론을 내고 일반인들에게 왜곡된 정보를 주입하고 있다. 그들 주장대로 FO-PLP가 Fan-Out 기술의 최종 승자라면 왜 TSMC는 아직 Wafer Level을 고수하고 있을까? 지난의 글에서 언급한 Fan-Out 패키징의 난제에 대해 다시금 언급하고 이를 FO-PLP에 대입해 보자.
첫째, Pick & Place 공정을 통한 멀티 Die의 정밀 배열에 대해 생각해 보면 Wafer 단위에서의 이동거리 대비 Panel 단위에서의 이동거리가 길다는 것을 알 수 있다. 도로 끝에 움직이지 않는 페인트 통을 놓고 도로 중앙에 페인트를 칠해 가는 것처럼 이동거리가 길어지면 붓에 다시 페인트를 묻히기 위해 되돌아가야 하는 거리 역시 늘어난다. 특히 Die의 정밀한 배열이 필요하기 때문에 일대일 왕복을 통해서만 이를 구현할 수 있다. 다수의 Die를 한 번에 옮기는 방식을 생각할 수 있으나, 멀티 Pick up 공정을 위해서는 그 공정을 위한 별도의 Die 배열 System이 필요하다. 멀티 Pick up 중 Die가 한 개라도 Pick & Place 이슈가 발생하면 해당 공정 전체를 멈추고 이슈가 발생한 위치를 찾아 문제를 해결해야 한다.
둘째, Molding 공정 중 기판에 오밀조밀 배열된 무수히 많은 Die의 배열을 흐트러트리지 않기 위해서는 고압의 Transfer Molding 대신 Compression Molding 방식이 필요하다. 하지만 일반적인 Wafer size의 Compression Molding은 기판을 뒤집어 액화된 EMC 수조에 담가 경화시키는 방식인 반면, 실장 된 반도체가 많은 FO-PLP에는 적용하기 어려운 공정이다. 부득이하게 가루 형태나 Sheet type의 EMC, 혹은 EMC를 대체할 Build up film이 필요하다. 이를 위해 밀봉 재료가 Die 배열을 흩트려 놓지 않게 미리 Device Size의 격자 모양을 가진 틀을 Panel Size로 제작하여 격자 "ㅁ" 모양 안에 Die를 집적하여 밀봉 재료의 충진 과정 중 Die의 위치 변형을 최소화해야 한다. Build up film를 사용하여 충진한 경우에는 Build up film 바깥쪽에 EMC 역할을 해줄 별도의 경화 재료를 덧대어 줘야 한다. 마지막으로 Molding 공정을 비롯한 여러 열공정 중, 배열된 Die와 충진 재료들의 열팽창 계수 차이로 인한 휨 현상을 최소화해야 한다.
셋째, Panel의 Molding이 완료되면 Die의 단자를 노출시키고 RDL층을 형성해야 한다. Wafer Size에서의 RDL도 높은 기술과 시간이 소요되지만 대면적인 Panel에서는 더 많은 시간과 정밀한 공정이 필요하다. 미리 가공된 RDL층을 올리는 방법도 있으나 이 역시 대면적의 RDL층과 Panel를 정밀하게 적층 해야 하는 난제가 존재한다. Panel의 구획을 나눠 RDL층을 부착할 수도 있으나 작업성 측면에서 불리하게 작용할 수 있다.
넷째, RDL 공정이 마무리되면 RDL의 단자 위에 Bump를 부착해야 한다. Bump를 부착하기 위해서는 별도의 접착제가 필요한데, 용융 온도가 높다. 작은 Bump를 Panel에 정밀하고 흩트러짐 없이 부착하는 것도 어렵지만, 열공정 중에 발생할 수 있는 Panel 뒤틀림을 함께 제어해야 한다.
이처럼 FO-PLP은 대면적을 활용하여 생산량을 늘리는 대신 이에 대한 반작용으로 다른 기술적 이슈가 발생하기 때문에 결코 쉬운 기술이 아니다. 또한 Wafer Size의 설비는 이미 표준화된 반면 FO-PLP를 생산을 위한 설비는 업체별로 가진 독특한 패널 Size에 따라 별도로 제작해야 하기 때문에 제조 설비의 가격이 비싸고 납기가 긴 단점이 있다.
위의 상황을 종합해보면 FO-PLP를 통해 생산할 수 있는 Device의 성능이 한정적일 수밖에 없음을 유추할 수 있다. Pick & Place를 용이하게 하기 위해 집적되는 Die 수를 최소한으로 하고 I/O 개수를 줄임으로써 RDL공정과 Bump공정의 난이도를 낮춰야 한다. 이렇게 된다면 Device Size가 작아지기 때문에 열변형을 최소화할 수 있다. 그래서 Fan-Out을 패키징 하는 업체들은 FO-WLP를 통해 고기능 Device를 생산하고 FO-PLP를 기반으로 저가의 저기능 Device를 생산하고 있다. 현재 FO-PLP 방식으로 생산되는 반도체는 물량이 많고 기능이 비교적 단순한 PMIC와 저기능 Processor이다.
삼성전기에서 오랜 시간 TSMC의 InFO을 FO-PLP방식으로 따라잡으려다 고전한 원인이 여기에 있다. 처음부터 삼성전기의 목표는 FO-PLP를 통한 AP의 양산이었다. 하지만 스마트폰에 사용되는 AP는 여러 기능을 수행해야 하는 만큼 멀티 Die의 집적이 필수적이다. 위에서 기술한 바와 같이 FO-PLP는 멀티 Die 집적에 최적화된 방식이 아니다 보니 FO-PLP를 통해 TSMC의 물량을 탈환하겠다는 삼성전기의 계획은 처음부터 달성이 쉽지 않았다. 삼성전기의 FO-PLP사업이 진전을 보이지 않자, 2019년 삼성전자가 삼성전기로부터 FO-PLP사업부를 7,850억 원에 인수하여 개발을 이어나갔다. 현재 삼성전자의 FO-PLP를 통해 생산되는 반도체는 Galaxy Watch에 탑재되는 Exynox 9110 Processor로 제한적이다.
수많은 난제들이 산적해 있음에도 불구하고 기술적 허들을 뛰어넘으며 FO-PLP 개발과 양산을 위한 노력은 이어지고 있다. 현재 삼성전자, ASE, PTI, 네패스가 자사의 물량, 고객사의 위착 물량을 양산을 하고 있다. 하지만 Fan-Out 기술 중에서 비교적 낮은 진입장벽과 물량 Base로 시장을 뒤흔들 수 있다는 점 때문에 FO-PLP시장에 신규로 진입하고자 하는 업체들이 많다. BOE의 LCD 제조 기술을 기반으로 한 ESWIN과 PCB 제조 기술을 기반으로 한 Unimicron까지 참전하게 되면 FO-PLP 시장의 재편을 위한 치열한 경쟁이 시작될 것으로 예상된다. 설상가상으로 OSAT업계의 강자 Amkor 역시 Panel 방식의 Fan-Out 패키징 개발을 완료하고 고객사 승인 단계에 있다.
짐작컨대 이 전쟁에서 살아남은 소수의 업체만이 향후 Fan-Out 전체 시장에서 5~10%에 달하는 FO-PLP 시장을 석권할 수 있다. 혹은 FO-PLP 시장의 파이를 더 키워 WLCSP를 집적하는 SiP 시장까지 잠식할 가능성까지 있다. 현재 시점에서는 어느 것 하나 장담할 수 없지만 시장에서 경쟁을 준비하고 있는 업체들 누구 하나 녹록한 기업들이 없는 것은 확실하다. 반도체 시장은 타이밍과 물량, 자금력의 싸움이다. 전쟁이 시작되었을 때, 가장 생산량이 많은 패키지를 수주할 수 있는 업체만이 시장의 주도권을 이어갈 수 있다. 과연 누가 FO-PLP의 왕좌에 앉게 될까?
