EP.17[반도체업계 취업하기#5]반도체 불량에 관하여

반도체 불량 제로 원합니다.

안녕하세요, 삼성전자 반도체 부문 회로설계 엔지니어 도체반쌤입니다. 오늘 소개해드릴 내용은 반도체 불량 관련 내용입니다. 오늘 드디어 삼성전자 DS부문 채용 자기소개서 제출일이네요. 지원하시는 모든 분께 행운이 함께하기를 바랍니다.

반도체 불량이 대해 세 가지 항목을 안내드릴게요!

1. 반도체 불량의 정의

2. 반도체 불량의 원인

3. 반도체 불량이 없기 위한 필요조건

1. 반도체 불량의 정의

 반도체 불량이란 회로 설계자가 정의한 칩 스펙대로 실리콘 특성이 확보되지 않는 것을 말합니다. 메모리 반도체를 예시로 들자면, 데이터를 쓰거나 읽는 동작이 정상적으로 구현되지 않으면 불량이라고 할 수 있고 이를 수율 드롭(Yield drop)이라고 한답니다.

2. 반도체 불량의 원인

 반도체 불량의 원인은 크게 두 가지 관점에서 해석할 수 있습니다. 첫 번째는 회로설계자의 오류이고 두 번째는 공정팀의 오류입니다.

 첫 번째 회로설계자의 오류부터 살펴보자면 회로설계자는 본인의 칩을 Sign off 하는 주체입니다. 칩을 Sign off 한다는 것은 칩이 동작할 온도(Temperature), 속도(Speed), 공정의 variation을 고려하고 Timing, Power 그리고 신뢰성 Margin을 반영한 설계검증을 완료한다는 의미입니다. Margin을 고려하지 못한 설계에 따른 실리콘 수율 드롭은 회로설계자의 책임이라고 할 수 있습니다.

 두 번째 공정의 오류입니다. 실제 8대 공정 설비 등에서 문제가 발생할 수도 있지만 오늘 글에서 강조하고 싶은 내용은 공정을 제공하는 회사의 소자 모델링 측면입니다. 파운드리 등 공정을 제공하는 업체의 소자 모델링 엔지니어는 공정을 구현하는 과정에서 MOSFET의 문턱전압은 얼마나 흔들릴 수 있는지, 소자의 Width 및 Length의 변화에 따라 소자의 특성이 어떻게 변화하는지 등 실제 실리콘 데이터를 소자 모델링에 정확하게 반영해서 팹리스에서 시뮬레이션 검증을 진행할 때 정확한 검증이 가능하도록 해야 합니다. 만약 정확하지 못한 소자 모델링으로 설계를 진행한다면 실제 실리콘 특성은 불 보듯 뻔하겠죠?

3. 반도체 불량이 없기 위한 필요조건

 양산(Mass Production) 단계에 돌입하기 위해서는 향후 필드에서 발생할 수 있는 다양한 불량을 예측할 수 있는 평가를 반드시 진행하고 수율을 최대한 확보하는 것이 중요합니다.

 회로설계자는 회로의 불량을 초기에 진단할 수 있도록 DFT(Design For Testibility)를 고려한 설계를 진행해야 합니다. 로직 설계자라면 SCAN 메커니즘에 대해 명확히 인지해야 하고, 메모리 설계자라면 BIST(Built In Self Test) 혹은 ECC(Error Correction Code)에 대한 이해가 필수적입니다.

 회로설계자는 신뢰성평가 진행을 통해 온도(Temperature), 속도(Speed), 공정의 variation을 잘 고려했는지 그리고 Timing, Power 그리고 신뢰성 Margin이 실제 실리콘 칩에 잘 반영되었는지 확인해야 합니다. 이를 위해 파운드리 측에 Corner Lot(MOSFET 특성을 인위적으로 빠르게 혹은 느리게 튜닝한 Lot)을 요청할 수 있어야 하죠. 더불어, 가속 평가 진행을 통해서 칩 스펙에서 규정하고 있는 사용 기한만큼 칩이 동작했을 때 동작 특성은 얼마큼 Degradation 되는지, 소자 문턱전압은 얼마큼 Shift 되는지 검토하기도 해야 합니다.

 파운드리 등 공정 제공 기업은 회로설계자에게 제공한 모델과 실제 공정 간 정합성을 면밀하게 검토해야 합니다. Mature 된 공정 기술을 바탕으로 공정에 의한 수율 드롭을 최소화하는 것도 중요하며, 만약 불량이 발생하더라도 불량 칩을 스크리닝(Screening)하는 방법론을 명확히 제시해서 회로설계자가 안심할 수 있도록 하는 것이 중요하겠습니다.

반도체 불량 ZERO 원합니다.