반도체, 새로운 시대를 바라보다
삼성전자가 파운드리 삼국지에서 승리하기 위한 비결
Keywords
-나노 시대: 산업의 판도
-인텔: EMIB&포베로스
-TSMC: InFO&SoIC
-삼성전자: I-CUBE&X-CUBE
-옹스트롬 시대: 산업의 본질
이번 주 화요일, 인텔은 웨이퍼 후면에서 전력을 공급하는 '파워비아(PowerVia)'를 세계 최초로 구현하는 데 성공했다고 발표하며 파운드리 업계에 긴장감을 불어넣었다. 이 기술을 통해 인텔은 웨이퍼 전면에서 전력을 공급할 때 신호와 전력을 공급하는 배선이 혼재되어 생기는 노이즈를 해결하고 전력 효율성을 높일 수 있게 되었다. 인텔은 2나노 공정부터 파워비아와 함께 GAA 트랜지스터 구조인 '리본펫(RibbonFET)'도 적용한다고 밝혔다. 그동안 10나노 이하 선단 공정 파운드리 시장은 TSMC와 삼성전자가 양분하고 있었지만 인텔이 지름길을 통해 급속도로 들어오는 상황이다. 파운드리 빅3는 각자만의 강점을 살려 2나노 고지를 선점하기 위한 로드맵을 그리고 있다. 산업의 판도는 크게 흔들렸고 나노 시대의 끝을 향한 레이스가 시작됐다.
1. 인텔, 허풍으로 자극하기.
인텔은 2024년 상반기에 20A(2나노) 공정, 하반기에 18A(1.8나노) 공정을 도입하겠다는 로드맵을 공개했다. 하지만 7나노급 공정인 인텔4와 5나노급 공정인 인텔3도 스케줄대로 이행하는 데 어려움을 겪으면서 업계에서는 인텔의 2나노 진입에 회의적인 시선을 보내고 있다. 그럼에도 불구하고 인텔의 네임밸류와 네트워크는 TSMC와 삼성전자를 긴장시키기 충분하다. 인텔은 미국 반도체 굴기의 상징으로 정부의 든든한 지원을 받고 있으며, 선단 공정의 핵심 경쟁력인 ASML의 High-NA EUV 장비를 가장 먼저 인도받을 예정이다. 게다가 엔지니어 출신인 팻 겔싱어 CEO가 취임하며 글렌 힌튼, 수닐 셰노이, 실로미트 바이스 등 베테랑 엔지니어들이 인텔로 복귀했다. 자금력과 기술력, 그리고 리더십까지 재정비한 인텔은 부활을 위한 준비를 마쳤다.
인텔이 그 어떤 기업보다 많은 원천기술을 보유하고 있다는 점도 팻 겔싱어 CEO가 명가 재건을 자신하는 이유이다. 이번에 공개한 파워비아와 리본펫 뿐만 아니라 'EMIB'와 '포베로스'로 대표되는 첨단 패키징 기술은 인텔이 TSMC와 삼성전자를 위협할 수 있는 비장의 무기로 거론된다. EMIB는 여러 개의 칩 다이를 하나로 연결하는 기술이고, 포베로스는 여러 개의 칩 다이를 하나로 적층하는 기술로 인텔은 EMIB와 포베로스를 결합하여 고성능 반도체를 만들기 위한 발판을 마련하고 있다. 인텔은 리본펫과 파워비아를 통한 파운드리 서비스부터 EMIB와 포베로스를 통한 패키징 서비스까지 턴키 솔루션을 제공하는 방식으로 고객사를 모집할 것으로 보인다. 또한 대형 고객사를 유치하기 위해 초반에는 가격을 낮게 책정하는 전략을 사용할 가능성도 있다.
2. TSMC, 엄살로 안심시키기.
TSMC는 2024년에 N3E(3나노 2세대) 공정을 도입하고, 2025년에 N2(2나노) 공정에서 양산을 개시하겠다는 로드맵을 공개했다. 또한 2026년에는 N2P와 N2X로 2나노 공정 라인업을 다양화하는 세부 계획도 덧붙였다. TSMC의 2나노 진입에서 가장 중요한 과제는 GAA 구조를 성공적으로 안착시키는 것이다. 삼성전자가 3나노에서 GAA 구조를 먼저 도입했고, TSMC 역시 2나노부터 핀펫 구조에서 GAA 구조로 넘어가는 것이 기정사실이다. 비록 TSMC가 2나노 진입 시기를 2025년이라고 발표했지만 앞당겨질 가능성도 있다. 3나노 공정 도입이 수차례 지연되며 고객사 제품 출시에 차질을 빚었던 만큼 이번에는 스케줄을 보수적으로 발표했을 수도 있기 때문이다. 물론 내부적으로는 최대한 빨리 2나노를 선점하기 위해 총력을 다할 것이다.
TSMC는 명실상부한 파운드리 1인자로서 확실한 품질을 보장하기 때문에 애플, 엔비디아, 퀄컴이 줄을 서서 기다린다. 패키징의 중요성을 오래 전부터 알고 있었던 TSMC는 'FOWLP'를 구현하며 파운드리 시장을 장악했다. FOWLP는 웨이퍼 단계에서 배선 작업을 하기 때문에 칩 단위로 잘라서 배선 작업을 하는 기존 방식보다 효율적이다. TSMC는 FOWLP를 'InFO'로 발전시켜 서로 다른 칩을 결합하고, 여러 개의 칩을 적층하는 'SoIC'까지 접목시켜 첨단 패키징 시대를 열었다. 그리고 기판 위에 실리콘 인터포저를 깔고 여러 개의 칩을 올려서 고성능 반도체를 만드는 'CoWoS'까지 개발하며 첨단 패키징 라인업을 강화했다. 어떻게 하면 칩을 예쁘게 잇고 쌓을 수 있는지만 고민하는 TSMC의 장인정신은 경쟁사가 쉽게 흉내낼 수 없는 무형자산이다.
3. 삼성전자, 승부수 띄우기.
삼성전자는 2024년에 SF3(3나노 2세대) 공정에서 양산을 개시하고, 2025년에 SF2(2나노) 공정을 도입하겠다는 로드맵을 공개했다. 또한 2027년까지 SF1.4(1.4나노) 공정에서 양산을 개시하겠다는 장기 계획도 덧붙였다. 삼성전자는 작년에 양산을 개시한 SFE3(3나노 1세대) 공정의 수율에서 발목을 잡혀 우려를 사기도 했지만 최근 들려오는 소식에 따르면 수율이 상당 부분 개선된 것으로 추정된다. 무엇보다도 GAA 구조를 3나노부터 선제적으로 도입하며 기선제압에 성공했기 때문에 만약 TSMC가 2나노에서 GAA 구조 도입에서 고전하면 삼성전자가 급속도로 따라잡는 그림이 나올 수 있다. 이번 달 말에 진행되는 삼성 파운드리 포럼에서 고객사를 유치해 3나노 공정의 성능 개선을 증명한다면 TSMC와의 벌어졌던 격차를 다시 좁힐 수도 있다.
삼성전자는 선단 공정에 집중하며 TSMC의 유일한 대항마로 성장했고 팹리스의 멀티 파운드리 전략의 최대 수혜를 받고 있다. 특히 삼성전자는 올해 AVP팀을 신설해 FOWLP를 본격적으로 도입할 예정이며 독자적인 첨단 패키징 기술에도 적극적으로 투자할 것으로 예상된다. 삼성전자는 기판 위에 실리콘 인터포저를 깔고 HBM과 SoC를 집적하는 'I-CUBE'를 개발했고, 기판을 하나 더 추가하여 더 많은 HBM을 탑재할 수 있는 'H-CUBE'로 발전시켰다. 또한 웨이퍼 상태의 여러 개의 칩을 적층하는 'X-CUBE'를 개발했고 기판과 칩을 연결하는 범프를 작게 만들거나 없애는 마이크로범프 또는 범프리스 형태로 발전시킬 계획이다. 패키징 기술의 중요성을 다소 늦게 깨달은 점은 아쉽지만 패스트팔로워로서 삼성전자의 저력을 다시금 보여줄 때가 왔다.
경계현 삼성전자 사장은 최근 카이스트와 연세대학교를 방문하여 대학생을 대상으로 세미나를 진행했다. 삼성전자의 파운드리 전략을 묻는 학생의 질문에 경계현 사장은 파운드리를 호텔에 비유하며 고객이 필요한 서비스를 제공할 수 있어야 한다고 답변했다. 향후 몇 년 후에 파운드리 빅3가 2나노를 넘어 옹스트롬 시대에 접어들면 그때는 숫자가 무의미해질 수도 있다. 고객은 생산 공정이 18옹스트롬인지 14옹스트롬인지 궁금하지 않고 오직 칩의 성능에만 관심이 있다. 파운드리 업체가 숫자의 함정에 빠져서 고객이 원하는 것을 놓칠 수도 있다는 뜻이다. 이처럼 혁신이 느려지고 경쟁이 심해질수록 경영자는 디테일에 집착하면 안 되고 기본으로 돌아가야 한다. 산업의 본질에 한 발 더 다가가는 기업이 옹스트롬 시대의 최후의 승자가 될 것이다.
