Mix-and-Match : 칩 제조의 새 방향
어떻게 하면 싸게 공급할 것인가?
반도체 기술이 점점 첨단화되면서 수 많은 새로운 용어들이 등장하고 있습니다. 그 중 후공정에 해당하는 CoWoS, TSV, OSAT등 온갖 새로운 단어들이 등장하고 있습니다. 오늘은 대체 이 단어들이 무엇인지, 왜 등장한 것인지, 이러한 기술들의 등장이 시사하는 현재 기술의 모습은 어떠한 것인지 알아보겠습니다.
다소 옛날 일이긴 하지만, 10nm공정 실패로 한참 고뇌하고 있던 2019년 8월 인텔은 갑자기 새로운 기술이라면서 두 가지 기술을 가지고 등장하게 됩니다. 바로 Forveros와 EMIB이라는 기술입니다.
인텔은 대체 이런 기술을 왜 가지고 나온 것일까요? 이를 이해하기 위해서는 반도체 회사들, 특히 제조 분야에 들이닥친 거대한 파고를 이해할 필요가 있습니다. 이번 글에서는 수 많은 후공정 기술 중, 2차원 결합의 두가지 예를 보도록 하겠습니다.
제조회사의 고뇌
반도체의 제조는 매우 어려운 일입니다. 머리카락 굵기의 수천분의 1도 안되는 매우 작은 형태로 회로를 그려 수십억개의 트랜지스터를 연결하고 이들 사이의 관계를 만들어 주어야 합니다. 그리고 나서는 이들을 테스트하여 문제가 없는것을 확인한 후 고객에게 납품까지 해야만 합니다.
당연하지만 이러한 기술은 매우 비용도 많이 듭니다. 그런데 이렇게 기술을 발전시켜가다 보니 문제가 닥치기 시작합니다. 원가의 하락이 조금씩이나마 힘들어지기 시작한 겁니다. 아래는 DRAM의 원가 변화를 짐작하게 해주는 그래프인데, 확실히 매 해 감소율이 더뎌지는 것을 알 수 있습니다. 로직 역시 크게 다르지 않은 상황에 처하였습니다.
둔화되고 있는 반도체 미세공정의 원가 절감률설상 가상으로, 투자비용이 급증하면서 첨단의 공정 캐파를 늘리는건 매우 어려워지게 되고 기존 공장의 처분 문제가 생겨나게 됩니다. 이러한 상황을 타파하기 위해, 반도체 업계는 나름 대책을 강구하게 됩니다.
"칩을 쪼개서 만들자!"
칩을 쪼개서 만들게 되면, 여러 가지 이점이 생깁니다. 일단 칩의 특정 부위를 구 공정에서 생산하고, 다른 부위는 신 공정에서 생산함으로서 옛 투자의 효과를 받을 수 있습니다. 뿐만 아니라 칩의 크기가 작아지면서 수율이 증가하게 됩니다.
하지만, 세상이 이렇게 좋기만 할 리가 없습니다. 장점만 있다면 진작 했을 것이기 때문입니다. 일단, 칩과 칩을 결합하는 기술 자체가 추가 비용을 발생시키게 됩니다. 또한, 칩간 교신을 하기 위해서는 추가적인 파워가 소모되고, 성능이 감소하게 됩니다.
이는 생각보대 매우 어려운 선택이며, 제조 회사들은 아래의 선택지들을 두고 가장 예산 효율적인 일을 해야만 하는 상황이 됩니다.
칩의 특정 부위가 자주 작동하는가?
자주 함께 상호작용하는 부품들은 무엇인가?
미세공정을 적용해도 크기가 잘 줄어들지 않는 부위는 무엇인가?
AMD의 첫 선택 : 칩렛
2017년, AMD는 Zen 프로세서를 출시하게 됩니다. AMD의 새로운 CPU는 당시 시장을 재패하고 있던 인텔 스카이레이크 프로세서와는 매우 다른 점을 가지고 있었는데, 바로 위에서 말한 것 처럼 칩을 여러개로 쪼갰다는 것입니다. 처음에는 CPU가 포함된 다이를 작은 칩렛으로 쪼개어 붙이는 방식이었는데, 이를 통해 하나의 거대한 다이를 만드는 것보다 더 높은 수율을 확보할 수 있게 되었습니다.
Zen 1의 코어 다이 샷
Zen 1의 다이 배치 (8auer)더 흥미로운 것은 그 다음 세대 CPU입니다. AMD는 Zen 2에 넘어오자 CPU의 큰 면적을 차지하는 IO부분을 아예 분리하게 됩니다. 실제로 Zen 1과 Zen 2의 코어 다이 모습을 보면 이를 쉽게 알 수 있습니다.
Zen 2의 코어 다이 샷
Zen 2의 코어 다이(위 2개)와 IO 다이(아래)위에서 볼 수 있듯, AMD는 Zen 2의 코어 다이 사진은 Zen 1의 코어 다이와 비교했을 때 매우 깔끔한 모습입니다. Zen 1의 다이에는 연산장치 상하좌우에 굉장히 많은 것들이 붙어 있지만(보라색 영역), Zen 2의 경우 깔끔하게 모여 있는 모습(녹색 영역)입니다. 이는 본래 CPU주변에 함께 제조되어 붙어 있던 입출력 기능들을 IO 다이로 전부 이전해 버렸기 때문입니다.
4번째 그림 아래쪽이 IO 다이인데, 크기는 크지만, 실제로는 구 글로벌 파운드리의 구형 14nm공정을 사용했기 때문에 실제 트랜지스터 개수는 TSMC 7nm를 사용한 코어 다이보다 적습니다. Zen 1의 보라색 부분에 해당하는 것을 전부 밖으로 내 놓은 것입니다.
이를 통해 이익을 볼 수 있는 이유는 바로 CPU라 해도 모든 부분이 동일한 특징을 갖지는 않기 때문입니다. 각 부분은 자기 역할에 따라 나름의 특성을 가지고 있는데, 이는 미세화를 진행할 때 얻을 수 있는 이익과도 관계가 있습니다. 칩의 어떤 부분은 미세화의 이익이 매우 큰 반면, 다른 부분들은 그렇지 않습니다.
미세 공정의 이익이 큰 부분들은 CPU와 SRAM등, 주로 연산과 데이터 저장에 관련한 부분입니다. 위의 코어 다이가 바로 그 예입니다. 반면 칩이 외부와 연결되어야 하는 부분은 좋건 싫건 최소한의 크기를 가져야만 하기 때문에, 미세화의 이익이 상대적으로 적어지게 됩니다. 위에서 말한 IO 다이가 그 예입니다.
AMD는 이러한 부분들 중, 가장 큰 덩어리들을 일단 택하여 개별 칩으로 만들고, 이들을 기판 수준에서 연결하는 방식으로 원가를 획기적으로 줄이게 됩니다. 낮아진 원가와 함께, 그동안의 부진을 털어내고 고성능 설계에 성공함으로써 AMD는 시장에 복귀하는데 성공하게 됩니다.
인텔 : EMIB과 포베로스
인텔의 야심은 조금 더 컸습니다. AMD가 기존 거대한 CPU를 작은 CPU여러개 + IO를 결합하여 만드는 전략을 택했다고 하면, 인텔은 "칩 하나를 쪼개서 만드는" 전략을 취하였습니다.
AMD의 접근 방식은 제조 가격을 획기적으로 낮출 수 있는 방식이긴 하지만, 사실 십오년 전 최초의 MCM(멀티 칩 패키징 : 여러개 칩을 한 패키지에 놓는 방식) 기반의 멀티코어 CPU가 나왔을 때도 적용되었던 방식입니다.
인텔 스미스필드(2006)이 방식을 자주 사용하지 않은 이유는, 전력소모가 크고 효율이 나쁘기 때문입니다. 저런 방식으로 칩을 쪼개개 되면 각 칩은 반드시 외부 통신을 통해서 연결되어야 합니다. 예를 들면 Zen 2의 경우, 한 코어 다이에 있는 내용을 다른 코어 다이가 필요로 하는 경우(실제로 프로그램에서 자주 일어나는 일), 코어 0 -> IOD -> 코어 1 형태로 움직여야 합니다. 실제로 이렇게 두 칩이 통신해야 할 때는 주고 받는(TX - RX) 부분에서 상당한 에너지 소모와 성능 감소가 일어나게 됩니다. 데이터가 칩 밖을 떠나 다른 칩으로 가는 과정은 생각보다 매우 험난합니다.
이러한 문제를 피하기 위해, 인텔은 EMIB이라는 기술을 개발하게 됩니다. 일반적으로 기판 내 도선을 통해 서로 연결하는 방식에서 벗어나, 기판의 일부를 실리콘 웨이퍼 조각으로 대체하고 그 곳을 통해 통신함으로써 기판 내 도선의 높은 저항을 피해 가는 방식입니다. 기존에는 각 칩을 연결할 때 고속으로 통신하고 싶으면 기판(아래 그림에서 Substrate) 전체를 실리콘 웨이퍼를 써야 했습니다. 하지만 이 기술 덕에 극히 일부분만을 실리콘을 써도 되게 된 것입니다. 아래 그림에서 동그라미 친 부분만이 실리콘으로 구성됩니다.
인텔의 EMIB(빨간 동그라미 친 부분). 저 부분에만 실리콘 웨이퍼 조각이 들어간다이러한 방식을 사용하면 고속의 인터커넥트로 칩을 연결할 수 있을 뿐만 아니라, 어마어마하게 복잡해질 수 있는 도선 배치를 피해갈 수 있습니다. 아래 AMD 1세대 Zen의 서버 버전(8개의 코어 Die를 연결)의 도선 배치는 매우 복잡합니다.
AMD Naples의 모습
AMD Naples의 기판 모습사상이 다르기 때문에, 인텔은 AMD와는 달리 MCM이나 칩렛이라 부르지 않고, 타일(Tile)이라고 부릅니다. 인텔은 이 작은 칩 조각들이 개별적으로 동작하는것 자체를 크게 염두에 두지 않은 형태에 가깝습니다. 아래는 인텔의 슈퍼컴퓨터용 칩인 폰테 베키오입니다.
인텔의 폰테 베키오
각 부위의 설명(출처 : The Tech Zone) AMD의 칩렛 형태와는 달리, 각 타일이 매우 견고하게 붙어 있음을 알 수 있습니다(Stiffener는 양산 시점에 작아질 가능성이 높음).
여담이지만 이 폰테 베키오 칩에는
인텔 7nm (연산장치)
인텔 10nm ESF (람보 캐시 : 일종의 SRAM)
HBM2 (삼성전자 추정)
TSMC 7nm
총 4개의 다른 공정이 결합되어 있습니다. 애초에 그러한 목적으로 개발한 기술이기 때문입니다. 참고로 저 위에는 Foveros기술을 이용해 또 다른 기능을 가진 칩들을 쌓아 올릴 계획이 있습니다.
다만 이런 기술을 개발해 가던 중 인텔이 크게 실수한 것이 있다면, 10nm 공정 자체가 너무 심하게 망했다는 겁니다. 실제로 지금 AMD와 경쟁중인 타이거 레이크는 원래 2018년쯤에는 선을 보였어야 할 제품이었습니다. 2018년 AMD제품들은 타이거 레이크와 경쟁하기 버거웠을 겁니다. 하지만 2년이나 늦게 나온 지금, 인텔의 타이거 레이크는 AMD의 젠 APU랑 힘겨운 경쟁을 할 수 밖에 없게 되었습니다.
결론
이제 반도체 회사끼리의 대결은 단순히 설계 + 제조의 대결만이 아니게 되었습니다. 한때는 모바일에서 flip-chip이나 ePOP 등 공간 절약이 중심이었던 후공정 기술은 이제 칩 전체의 가격과 성능을 결정짓는 중요한 기술로 자리매김하게 되었습니다. 이후의 반도체 회사들의 대결은 첨단 기술 하나를 가지는 것이 아니라, 설계, 제조, 타 제조 공정 믹스, 후공정까지 이어지는 매우 복잡한 요소기술을 하나로 엮는 것이 중요해지게 됩니다.
가격은 싸지만 전성비가 나쁘고 스케일링시 패널티가 큰 MCM, 그보다 성능이 더 좋고 대신 조금 더 비싼 EMIB, 초 고성능과 초 고가격을 향해 달리는 CoWoS(TSMC), 고성능 적층 기술인 TSV와 Foveros등 다양한 기술들이 나타나고 있습니다. 실제로도 이런 기술의 보유 유무는 단순 위탁 사업에서 종합 서비스 산업이자 생태계화한 파운드리 회사들의 시장 점유율에도 영향을 미치기 시작했습니다.
4년간 수모를 당하고 있던 인텔은, 올해 말 드디어 사파이어 라피즈(Sapphire Rapids)를 출격시킵니다. 여기에는 EMIB기술, 인수했던 FPGA회사의 일부 기술, HBM2까지 결합된다는 이야기가 있습니다. 이 접근 방법에서 큰 이익을 본다면, 이후 그라나이트 라피즈(Granite Rapids)까지 성공을 이어가게 될 것입니다.
AMD는 자신들이 단순 MCM만 쓰지는 않는다는걸 보여주려는 것인지 코어 다이 위에 와이어 없이 추가 SRAM을 붙이는 3D V-Cache기술을 선보였습니다.
미세공정이 어려워짐으로써 재미 없어질 것 같았던 반도체 시장은, 되려 생각할 것이 훨씬 많은 시장이 되어버리고 있습니다.
출처 :
https://en.wikichip.org/wiki/amd/microarchitectures/zen
https://en.wikichip.org/wiki/amd/microarchitectures/zen_2
https://www.techpowerup.com/231401/you-really-shouldnt-delid-amds-ryzen-7-cpus
https://wccftech.com/amd-ryzen-3000-cpu-zen-2-7nm-soldered-ihs-design/
https://courses.engr.illinois.edu/cs433/fa2018/slides/AMD_Naples.pdf
