차세대 반도체 패터닝 공정의 향방
마법과 구분이 안 될 정도의 고난도 기술의 전쟁터
2020년대의 반도체 초미세 패터닝 공정은 EUV (extreme ultraviolet) 기반 lithography가 지배하고 있고, 당분간 이 지배력은 지속될 전망이다 (일부는 E-beam lithography가 차지하고 있긴 하다). 그중에서도 지배적인 lithography는 13.5 nm 파장을 갖는 EUV lithography이며, 현재 이를 기술적으로 실현한 회사는 TSMC나 삼성전자 양사 밖에 없다. 두 회사는 공통적으로 ASML EUV lithography 장비 (NXE시리즈)를 도입하여, 지난 2017년부터 10 나노 이하 초극미세 공정 양산을 시작했고, 이후, 3 나노까지의 공정 로드맵이 어느 정도 완성되어 있다. 실제로 두 회사는 선행 연구, 기술 테스트, 양산 과정에서 엎치락뒤치락하면서 경쟁적으로 7 나노 공정 양산 이후, 2022년대 양산 시작 예정인 5 나노, 2023-2024년 양산 예정인 3 나노를 넘어, 2025년 이후 2 나노 공정까지는 EUV 기반으로 공정 기술 경쟁을 할 것으로 전망된다.
사실 EUV라고 해서 말은 쉬운데, He-Cd 레이저처럼 스위치 키면 바로 부와악하고 나오는 그런 광원은 아니다. 현재 ASML이 채용하고 있는 13.5 nm EUV는 CO2 펄스 레이저를 주석 (Sn)에 집중 조사하여 진공 챔버에서 순간적으로 초고온의 플라즈마를 만든 후, 수백 나노초 이하의 시간 스케일에서 전자-이온 재결합에 의해 방출되는 광자 (photon)을 이용한다. 물론 이 과정에서 13.5 nm 단파장 (single-wavelength)의 photon이 나오는 것은 아니다 (그러면 얼마나 좋겠냐만..). 주석 나노 방울이 CO2 레이저를 맞으면 주석 원자는 다양한 상태의 이온이 된다. 예를 들어, Sn8+부터 Sn13+까지 나올 수 있다. 주석 원자의 오비탈 배치는 [Kr]5s24d105p2이므로, 이 주석 이온은 이론적으로는 4p64dn 상태로부터 4p54d(n+1) 혹은 4d(n-1)(4f,5p) 등의 state로 천이 (transition)하면서 12.5 나노부터 17.5 나노에 걸친 범위의 광자를 방출할 수 있다. 이 중 EUV 광원으로 쓰이는 13.2-13.9 nm 사이의 파장을 갖는 photon의 비중은 20-30% 정도 된다. 나머지 파장대의 Sn 이온은 그대로 주변 광학계에 들러붙을 수도 있고 다시 증발되어 photon을 방출할 수도 있다.
EUV lithography는 그 극악의 기술적 난이도와는 별개로, 어느 정도 기술 로드맵도 확립되어 있고, 산업적 value chain도 비교적 확고하며 (사실 ASML이 EUV lithography는 독점하고 있다시피 하고 있기 때문에, ASML의 노광기를 누가 더 많이 받아 오느냐의 게임이기도 하다..), EUV를 뒷받침할 수 있는 광학 기술도 잘 확립된 편이다. 예를 들어 EUV 광원 전용 반사경인, Mo-Si 박막이 교차하여 50층 정도 적층 된 구조의, DBR (distributed Bragg reflector)의 품질 (즉, 표면 거칠기와 반사도)을 강화시켜 소비 전력을 낮추는 기술은 잘 정립된 편이며, 추가적으로 개선될 가능성도 있고, 굉장히 비싸긴 하지만, 어쨌든 Sn 플라즈마 기반의 광원도 확보되어 있고, 13.5 nm 좌우의 FWHM (Full width half maximum) 기준, 광원 품질도 어느 정도 잡혀 가고 있다. 광원 품질이나 광학계 기술이 비슷한 수준이라면, 같은 광원을 이용하여 물리적 feature size (예를 들어 nano-grating의 선폭 (linewidth) 등)를 낮출 수 있는 가장 확실한 방법은 바로 NA를 높이는 것이다. 왜냐하면 파동광학 원리에 따라, 어떤 광원이든 아베 회절 한계 (Abbe's diffraction limit)을 벗어날 수는 없기 때문이다. 아베의 원리에 따르면, 서로 구분될 수 있는 이미지 사이의 거리 (즉, 1/해상도)는 광원의 파장에 비례하고, NA에 반비례한다. 광원의 파장이 고정되었을 때라면, 당연히 해상도를 늘리기 위해서는 (즉, 이미지 사이의 거리를 줄이기 위해서는), NA를 늘리는 수밖에 없다.
NA는 광원이 통과하는 매질의 굴절률 (n)과 광원의 입사각 (theta)의 함수로 결정된다. NA = n*sin(theta)의 관계식을 따른다. 매질을 건드리지 않을 것이라면, 결국 NA를 높이기 위해 theta를 늘릴 수밖에 없다. 물론 광원에서 발사된 파동은 3차원 공간을 지나므로, 이 theta는 solid angle로 해석해야 하는데, 3차원 공간에서 solid angle이 커지면 커질수록, 낭비되는 영역이 늘어난다. 이 영역을 줄이기 위해서는 적재적소에 새어나가는 빛을 다시 원래 경로로 들어오게 만드는 거울이 필요하다. 즉, NA (numerical aperture)를 키워서 resolution을 더 높이고, 물론 NA를 키우는 것에는 대가가 따르는데, 그것은 광 경로 (optical path length)를 유지하기 위해 어쩔 수 없이 DBR 개수가 추가된다는 것이다. 예를 들어, 현재 수준인 NA = 0.25인 경우는 6개의 DBR만 있어도 되지만, 향후 목표인 NA = 0.7 수준이 되면 DBR은 8개로 늘어나야 한다. DBR 한 개의 반사도가 70%에 못 미치므로 NA = 0.7이 될 경우, NA = 0.2였을 때보다 소비 전력이 2배 이상 늘어난다. 어쨌든 공정 비용이 급상승은 하겠지만 기술적으로 불가능한 것은 아니다.
현재 T사와 S사가 7 나노에서 5 나노 공정 양산에 도입한 ASML EUV lithography는 NA = 0.33을 채용하고 있다. 며칠 전 ASML은 차세대 노광기인 EXE:5000 시리즈에서 NA = 0.55를 도입한 설계를 완료했다고 밝혔으며*, 이는 2024년 이후 3 나노부터 2 나노, 그리고 아마도 1 나노 공정으로까지는 적용이 될 것으로 보인다. 그리고 아마도 2020년대 후반으로 가서 1 나노 공정의 에러율이 높아지는 한계에 부딪혔을 경우, 결국 답은 NA = 0.7 이상으로 올리는 것 밖에는 없을 것으로 보인다.
*https://news.mydrivers.com/1/726/726874.htm
1 나노 공정까지는 어떻게는 이렇게 기존의 방법을 따를 수는 있을 것이다. 되느냐 안 되느냐 보다는, 얼마나 원가를 절감할 수 있느냐의 게임이다. 물론 무지막지하게 비싸지긴 할 것이다. 지금 수준으로 대략 원가를 통밥 때려보면 1 나노 공정으로 아이폰 A18칩 정도 만든다고 봤을 때, 아이폰 가격은 5-7백만 원 가까이 될 것이다. 물론 그렇게 비싸면 아무도 안 사려 할 것이므로, ASML와 T사는 어떻게든 원가를 절반 이하로 줄이려는 노력을 할 것이고, 합리적인 추정이라면 3백만 원 안쪽으로 원가가 형성되게끔 할 수는 있을 것이다.
문제는 2030년대 이후다. 1 나노 이하, 그야말로 '옹스트롬 공정 (angstrom process)'이라고 수식어를 바꿔야 하는 시점에서는 EUV와 NA 올리기 전략만으로는 더 이상 버틸 수 없다. 물론 매질의 굴절률을 높여서 NA를 조금 더 높이는 방법이 있을 수 있겠으나, 그럴 경우, 대부분 굴절률 중에서 k값도 같이 상승되는 결과가 초래되어 광원의 효율은 더 감소하게 되는 단점이 생긴다. NA가 아니더라도, 13.5 나노 파장의 EUV로는 어쨌든 물리적 feature size 줄이기에는 한계가 있다. 이에 대한 대안은 당연히 존재한다. 그중 하나가 BEUV (beyond EUV)다. 단어 그대로 EUV 다음 세대의 광원으로서의 BEUV는 더 파장이 짧아져야 한다. 2000년대 중후반부터 고체물리학자들과 재료 공학자들이 이 광원의 후보군들을 탐색해 왔으며, EUV와 비슷한 방식으로 하되, 조금 더 ionic state가 고 밀집되어 있는 재료들을 찾고 있다. 현재로서 유력한 후보 물질은 가돌리늄 (gadolinium)과 터븀 (terbium) 이온으로서, 이들은 4d–4f state에서 방출되는 광자를 기반으로 6.2-6.5 나노 범위의 파장을 갖는 광원을 생성할 수 있다. 물론 파장이 더 짧아지면 그만큼 에너지는 높아진다는 뜻이고, 광자 에너지 분포의 불확실성 역시 증가하여, 리소그래피용으로 이들 광원을 사용하려면 EUV보다 더 높은 전력과 더 정밀한 광학계가 필요하다. 사실 현재로서는 이들 BEUV에 대응할 수 있는 광학계와 감광재 (photoresist)가 딱히 뚜렷한 후보군은 없다. 또한 BEUV photon의 비등방성 제어도 문제가 되는데, 이 분야는 기술적 차원보다는, 사실 기초 과학에서 계속 연구되는 주제이기도 하다. 작년에 J. Chem. Phys.에 출판된 'Perfect control of photoelectron anisotropy for randomly oriented ensembles of molecules by XUV REMPI and polarization shaping'라는 제하의 논문 같은 결과물만 봐도 알 수 있다.**
**https://aip.scitation.org/doi/full/10.1063/1.5111362
어쨌든 BEUV가 달성되고 NA 제어 기술이 한층 더 발전한다면, 공정 비용은 지금보다 2-3배 더 상승하더라도, 어쨌든 2030년 초중반까지는 BEUV 기반 초초극미세 패터닝 공정이 가능은 할 것이다. 그렇다면 2030년대 중반 이후에는 어떻게 될 것인가? 아마 그때쯤 되면 현재의 폰 노이만 아키텍처에서 탈피한 방식이 나왔을 수도 있고, 뉴로모픽이나 GAAFET 등의 아키텍처가 대세로 자리를 잡았을 수도 있겠지만, 만약 여전히 광원의 파장을 줄이고 광학계와 PR의 최적화가 이루어질 여지가 있다면, 여전히 초초초극미세 패터닝이 가능할까?
이론적으로는 가능하다. BEUV 그다음 타자는 XRL (X-ray lithography)다. 즉, 이제는 본격적으로 Cu K line에서 방출되는 엑스레이를 광원으로 이용할 수 있다. 파장 범위는 대략 0.2-5 nm (2-50 angstrom)으로서, EUV나 BEUV 대비, 1.5-30배 수준의 해상도를 가질 수 있기 때문에, 굉장히 이상적인 광원으로 여겨질 수 있다. 그렇지만 XRL도 이론적으로만 바람직하고, 실질적으로는 넘어야 할 난관이 너무 많다. 일단 광원으로서 X-ray를 사용할 경우, 광원을 모아줘야 하는데 (즉, collimated X-ray), 그렇게 할 수 있는 장비는 일반적인 엑스레이 발생장치로는 불가능하고, 포항 가속기 같은 싱크로트론이 필요하다. 싱크로트론을 충분히 작게 만들지 않는 한, 광원 확보하자고 생산라인보다 더 큰 (즉, 배꼽이 배보다 더 큰) 부지와 시설 건립과 전력 소모를 감당하는 것은 너무 벅찬 일이다. 또한 엑스레이는 워낙 단일 광자당 에너지가 강하기 때문에, 2차 전자 (secondary electron) 생성률도 EUV보다 높다. 2차 전자가 너무 많이 생성되면 마스크 damage는 물론, 광원에 노출된 부분과 아닌 부분 사이의 경계면이 굉장히 거칠어질 수 있다. 고속도로를 포장하는데, 고속도로 영역과 그렇지 않은 영역의 경계가 삐뚤빼뚤하다면 고속도로로서의 효과가 감소하게 되는 것처럼, 애써 패터닝한 회로 패턴의 단면이 삐뚤빼뚤해지면 경계 부분에서 손실되는 신호가 높아지고 그에 비례하여 노이즈 발생률도 높아져서 에러율이 높아진다. 이 경우, 생산 수율이 떨어지고, 소자 수명도 같이 감소하는 치명적 단점이 생긴다. 또한 X-ray가 대부분의 물질을 투과하는 것에서도 알 수 있듯, X-ray를 충분히 반사할 수 있는 반사경 찾는 것도 지난한 작업이다. 아마도 수 나노 정도의 크기를 갖는 주기적 구조의 메타재료를 이용하여 이를 만들 수는 있을 것인데, 애초에 그런 초미세 구조를 어떻게 만들 것인지가 관건이다. 마치 도끼 자루를 만들기 위해 나무를 도끼로 잘라야 하는 것과 비슷한 상황이 연출된다. 또한 XRL에 적합한 감광재 찾는 것도 문제다. 당연히 기존의 유기물 기반 감광재는 적용하기 어렵고, 무기물 기반으로 찾아야 하는데, 충분한 resolution을 뒷받침할 수 있을 만큼의 재료 찾는 것은 아직 기초 과학 수준에서도 어려운 일이다.
XRL이 어쨌든 이러한 난관을 극복하고 양산 단계로 들어오게 된다면, Logic 소자 선폭은 더 줄어들기는 할 것이다. XRL도 성에 안 차는 시대가 올 수 있을까? 만약 그런 시대가 온다면 그다음 타자는 누가 되어야 하는가? 여러 후보군이 있지만, 그중 하나는 앞서 잠깐 언급했던 전자빔 리소그래피 (E-beam lithography, EBL)다. EBL은 말 그대로 전자빔을 모아 전기장을 걸어 주면서 가속시켜 직접 반도체 표면에 패턴을 그리는 방식을 이용하여 패터닝을 한다. 대략 파장은 전자빔 가속 전압의 제곱근에 반비례하는데, 30 kV 정도로 가속된 전자빔의 경우 드브로이 정리에 따라 0.07 옹스트롬 (7*10-3 나노) 정도의 파장을 갖는다. XRL보다도 1/50-1/100 수준으로 더 축소된 수준이다. EBL의 장점은 XRL과는 달리 유기물 PR을 여전히 쓸 수 있다는 점이고, 무엇보다도 직접 패터닝을 하므로 마스크가 필요 없다는 것이다. 그런데 EBL의 가장 큰, 그리고 가장 치명적인 단점은 패터닝 속도가 너무 느리다는 것이다. 현재 업계에서 요구하는 연속 대량 생산 속도를 절대 맞출 수 없다. 또한 XRL이 제대로 작동하려면 E-beam이 가속기를 나와서 바로 샘플 표면에 도달할 수 있게 align이 되어야 하는데, 전자빔이 샘플 표면에 맞으면 맞은 부분만 변하는 것이 아니라, 전자들이 확률적으로 랜덤워크를 하면서 퍼져나가는 것을 피할 방도가 없다. 당연히 전자빔이 세면 셀수록, 퍼져 나가는 unwanted electron의 비중이 높아지고, 따라서 패턴의 거칠기가 악화된다. 이를 극복하기 위해 전자 대신 이온빔을 사용하는 방식 (ion-beam lithography)도 있는데, 이 경우 이온은 전자보다 훨씬 무거우므로 랜덤워크 할 가능성이 훨씬 감소하여 패턴 거칠기가 개선된다는 장점은 있으나, 여전히 느린 패터닝 속도라는 치명적 단점을 극복할 방법은 거의 없다. 현재로서는 전자빔이나 이온빔 리소그래피는 표준화된 대량 생산 공정에는 이용되지 않고 있으며, 주문 생산, 특화된 패터닝 등에만 가내수공업처럼 활용되고 있는 수준이다.
결국 현재 리소그래피 로드맵 상에서 일단 2020년대 후반까지는 어쨌든 EUV로는 갈 것이고, 2020년대 후반-2030년대 중반까지는 BEUV로 버틸 확률이 높으나, 2030년대 중반 이후에는 시장에서 어떻게 기술을 받아들일지는 아무도 모른다. 물론 중간중간 breakthrough가 탄생하여 여러 기술적 난제가 해결될 수 있으므로, BEUV이후, XRL까지도 가능성이 없는 것은 아닌데, 그때쯤 되면 더 이상 회로 선폭을 어디까지 줄일 수 있느냐보다는, 어떤 새로운 개념의, 이왕이면 non von Neumann architecture를 채택한 새로운 개념의 소자가 시장으로 진입할 수 있을 것인지가 더 중요해질 것이라 생각한다. 앞서도 이야기했듯, 메모리의 경우, 아예 AI를 타깃으로 병렬 데이터 처리에 특화된 뉴로모픽을 목표로 한 ReRAM (Resistive RAM)이나 PRAM (phase-change RAM) 방향으로 선회할 수도 있고, 비메모리의 경우, FPGA에 특화된 소자를 목표로 소자 아키텍처가 바뀔 수 있다. 특히, 대용량 데이터를 병렬로 처리하는 것은 향후 AI chip 분야에서는 거의 필수적인 요구사항이 될 것이므로, 팹리스 업체들은 단순히 회로 선폭 줄이는 것 이상으로, TPU, GPU 특화된 공정을 요구할 가능성이 높다. 이에 대응할 수 있는 파운드리 업체는 앞으로도 T와 S 양사 밖에 없을 것으로 보는데, 때마침 2022년쯤 되면 T사의 최대 고객은 이제 애플이 아니라 AMD가 될 것이라는 뉴스도 나왔다.***
***https://www.hardwaretimes.com/amd-expected-to-surpass-apple-and-become-tsmcs-largest-client-by-2022/
상황이 어찌 변하든, 일단은 T, S 양사는 현재의 라인 선폭 줄이는 방향으로 패터닝 기술의 선두를 놓고 계속 경쟁할 것이지만, 결국 특화된 대용량 병렬 (텐서) 데이터 처리 방향으로 다소 스핀오프가 발생하고, 그것이 얼마나 큰 비중을 차지할 것인지에 따라 향후 초초극미세 패터닝 로드맵의 속도와 방향이 결정될 것으로 생각한다.
가끔씩 업계 선두 업체들이 만든 최신 칩의 TEM (투과전자현미경) 단면 사진을 보면서, '인간이 정말 이 정도 정밀도, 이 정도 작은 사이즈의 칩을 만들 수 있는가'라는 생각이 절로 들 정도로, 인간이 이 정도 수준까지 왔다는 사실이 믿기지 않을 때가 있다. 그 정도로 지금 수준의 Logic chip 제조 기술 수준은 거의 마법 혹은 외계인의 기술이라고 불러도 과언이 아닐 정도인데, 이보다 더 아래 단계로 더 혁명적인 기술 수준으로 내려간다는 것에는 얼마나 많은 기술적 진보가 있어야만 하는가 생각해 보면 까마득해지기도 하다.
반도체 패터닝 역시 돈과 지식의 싸움이라, 선행 특허를 가지고 있는 회사가 얼마나 자금을 동원하여 최신 장비를 확보하고 최대한 빨리 최적화하여 양산에 돌입하느냐의 싸움은 지속되겠지만, 그 과정에서 쌓인 경험으로 어느 순간에 현재의 게임 구도를 탈피하여 새로운 프레임을 먼저 짤 것이고, 그 프레임에서 유리한 고지를 점할 것인지가 이제는 더 중요해질 것이다. 물론 그 과정은 중국 반도체 회사처럼 단기간에 돈을 쏟아부어 통과될 수 있을 만큼 녹록지 않으며, 수십 년간의 기초과학 성과물이 켜켜이 쌓여야만 비로소 한 발씩 전진할 수 있는 경로다.
물리학이나 재료 과학, 화학 같은 반도체 관련 기초 과학에서 탐색된 연구 결과물들이 짧게는 5년, 길게는 20년 정도의 시차를 두고, 결국 이렇게 우리 삶과 직결되는 최첨단 기술로서 이리저리 결합되어 실현되는 것을 보며, 기초 과학에 대한 투자가 생각보다 turn around 시간이 짧으며, 그래서 더더욱 기초 과학에 대한 투자를 블라인드 투자만으로는 볼 수 없겠다는 생각도 든다. 정말 반도체 분야는 기초부터 제조까지, 전 영역에 걸쳐, 전 분야에 걸쳐, 전 세대에 걸쳐, 무지막지한 총성 없는 전쟁터임을 매번 실감한다. 한국이 언제까지 반도체 산업에서 지금의 포지션을 유지할 수 있을지는 아무도 모르지만, 적어도 다음 세대, 혹은 그다음 세대까지의 현재 경쟁력 edge를 유지하기 위해서는, 결국 단기적인 기술적 완비는 물론, 중장기적인 기술적 씨앗을 미리 확보하고 있어야 한다는 결론을 내릴 수밖에 없다.
