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May 10. 2023
EP.25[반도체업계 취업하기#7]파운드리 회로설계
파운드리 회로설계 직무#3. DM 개발
안녕하세요. 저는 삼성전자 반도체 회로설계 엔지니어, 도체반쌤입니다. 오늘 제가 소개해 드릴 내용은 파운드리 사업의 회로설계 직무입니다. 이번 글은 EP.16, EP.21의 후속 에피소드입니다. EP.16에서는 PDK, EP.21에서는 IP를 중점적으로 다루었다면, 이번 에피소드에서는 Design Methodology(DM; 설계방법론) 개발 업무를 중점으로 글을 적어보려 합니다. DM 관련 내용은 다소 어려울 수 있는 내용이지만, 찬찬히 한 번 읽어보시길 바랍니다.
https://brunch.co.kr/@docheban77/25
파운드리 사업 회로설계 직무에 지원하시는 분들뿐 아니라 팹리스/IDM 사업 회로설계 직무에 지원하는 분들도 읽어보시면 좋은 글이지 않을까 싶습니다.
삼성전자 파운드리 사업부에도 회로설계 엔지니어가 있나요?
네, 파운드리 사업부에도 회로설계 직무를 가진 엔지니어가 있습니다. 파운드리 사업부 회로설계 직무를 한 문장으로 표현하자면 다음과 같습니다.
파운드리를 선택한 팹리스(고객)가 설계를 빠르고 정확하게 진행할 수 있는 디자인 플랫폼(Design Platform)을 구축하는 업무
파운드리 회로설계 엔지니어는 팹리스 고객이 그들의 시스템 반도체를 빠르고 정확하게 설계할 수 있도록 설계 관련 모든 인프라를 구축하는 업무를 맡을 수 있습니다. 디자인 플랫폼의 종류는 총 4가지가 있습니다.
1. PDK(Process Design Kit) (정확하게 설계할 수 있도록)
2. IP(Intellectual Property) (빠르게 설계할 수 있도록)
3. DM(Design Methodology) (정확하게 설계할 수 있도록)
4. ASIC(Application Specific Integrated Circuit) 서비스 (빠르게 설계할 수 있도록)
오늘 글에서 소개드릴 직무는 DM 개발 엔지니어의 직무입니다.
3. DM(Design Methodology)
DM은 Design Methodology의 약자입니다. 한국어로 풀이하자면 설계방법론이죠. 파운드리가 판매하는 것은 다름 아닌 공정(Process Technology)입니다. 그런데 왜 파운드리에서 설계방법론까지 개발하는 것일까요? 그것은 팹리스가 아래 특성을 반영해서 margin을 고려한 설계를 진행해야 하기 때문입니다.
① FEOL* 공정 variation에 따른 소자 특성(Process)
② 전압에 따른 소자 특성(Voltage)
③ 온도에 따른 소자 특성(Temperature)
*FEOL: Front-End Of Line의 줄임말로, Contact Layer 하단 Layer 공정
본격적으로 파운드리의 DM개발 업무를 이해하기 전에 ①번부터 ③번까지 내용에 대한 이해가 우선 필요합니다. 업계에서는 ①번 Process variation, ②번 Voltage variation, 그리고 ③번 Temperature variation을 이루어 PVT corner variation이라고 표현합니다.
① 먼저, Process corner부터 살펴볼까요? 문턱전압(Vthn)이 0.6V인 NMOSFET 소자 하나를 생각해 봅시다. 파운드리가 정말 정교한 공정기술로 해당 NMOSFET을 구현한다면 목표한 0.6V의 Vth를 얻을 수 있겠습니다. 하지만, 실제로는 그렇지 않습니다. 공정은 흔들리기 마련이고 실제로 임플란트 Doping 농도가 목표 대비 조금이라도 틀어지면 문턱전압 또한 흔들릴 수밖에 없습니다. PMOSFET도 동일하게 Process variation이 있기 마련이고, 아래 그림과 같은 Process corner window를 형성할 수 있습니다. FF/FS/SF/SS가 대표적인 Process corner입니다.
NMOS, PMOS Process corner window② 다음으로 Voltage corner를 살펴보겠습니다. 트랜지스터는 작은 스위치와 같습니다. 스위치를 On 하면 전류가 흐르고, 스위치를 Off 하면 전류가 흐르지 않게 되죠. 이 트랜지스터를 키는 힘이 바로 전압(Voltage)입니다. 전압을 Gate에 주어 전류의 통로를 열면 전류는 그 통로의 전압이 높은 곳에서 낮은 곳으로 흐르는 원리입니다. 해당 소자의 목표 Gate 전압(ex.1.5V)이 인가되도록 아무리 잘 설계했다 하더라도, Gate 상단으로 이어진 수많은 Routing에 의해 IR Drop이 발생해서 1.5V보다 낮은 Gate 전압이 인가될 수도 있습니다. 혹은, 이유 모를 Glitch signal에 의해 목표 Gate 전압보다 높은 전압이 인가될 수도 있죠. 따라서, 설계자는 Typical Gate 전압 외에도 위/아래로 흔들릴 수 있는 상황을 인지하고 설계를 진행해야 합니다.
FinFET 트랜지스터 출처: 삼성전자 DS부문 공식 홈페이지③ PVT Corner의 마지막인 Temperature corner를 확인해 봅시다. Chip은 상온(25C)뿐 아니라 저온 및 고온에서도 동작을 해야 합니다. 삼성전자의 DDR4 메모리의 Datasheet을 확인해 보아도 보증 온도에 대한 표현이 명확히 기재되어 있습니다. Chip 설계자라면, 해당 온도에서 Chip이 정상 동작하는지 명확히 확인해야겠지요?
DDR4 Datasheet 출처: 삼성전자 DS부문 공식 홈페이지Temperature corner를 고려해야 하는 이유는 온도에 따라 소자의 특성이 변하기 때문입니다. 대표적으로는 문턱전압의 변화를 볼 수 있습니다. 온도가 올라갈수록 Vth가 상승하기도 하고 때로는 감소하기도 합니다. 설계자는 Chip 보증 온도 내 Temperature corner variation이 있을 수 있음을 인지한 채 설계를 진행해야 합니다.
Temperature cornerPVT corner에 대해 공부했으니 다시 DM 개발 업무로 돌아오겠습니다. 파운드리가 개발하는 Design Methodology는 무엇일까요? 파운드리가 제공하는 설계방법론은 공정 정보를 바탕으로 특히 Logic 설계 진행에서 반드시 Sign off 해야 하는 PVT corner 및 추가 설계 margin을 제안하는 것에 초점이 맞춰져 있습니다. 일반적으로 시스템 반도체 Chip을 구성하는 Logic 설계 영역은 수천/수만 개의 Standard cell로 구성되어 있습니다. 모든 PVT corner에서 HSPICE simulation을 진행하기에는 너무 방대한 계산량 때문에 불가능한 경우가 많습니다. 따라서, 파운드리가 Standard cell IP를 제공할 때 함께 제공하는 Standard cell의 PVT corner별 timing 정보(Liberty)를 활용한 Static Timing Analysis(STA)를 진행합니다. STA는 파운드리가 제공하는 Standard cell IP를 활용해서 합성해 낸 Gate level NETLIST을 대상으로 가장 Pessimistic(Worst) NET 경로를 찾는 분석법입니다. STA 방법론이라 하더라도 시간이 적게 소요되는 것은 아닙니다. Process corner 5개(FF/FS/TT(Typical Typical)/SF/SS), Voltage corner 3개(고전압/Typical 전압/저전압), Temperature corner 3개(고온/상온/저온)만 하더라도 45개 corner입니다. 오늘 이 글에서 말씀드리지는 않았지만, BEOL* corner를 포함하면 수백 개가 넘는 corner 조합이 가능합니다. 이 때문에 파운드리는 공정 정보를 기반으로 팹리스가 반드시 Sign off 해야 하는 corner를 제안할 수 있어야 하는 것이죠. STA 분석(Setup/Hold 분석)에서 Launch path와 Capture path에 추가적으로 반영해야 하는 설계 margin 정보 또한 제공할 수 있어야 합니다.
*BEOL: Back-End Of Line의 줄임말로, Contact Layer 상단 Layer 공정
한 가지 기억해야 할 점은 파운드리에만 DM 개발팀이 있는 것은 아닙니다. 팹리스에서 Custom design 진행하는 Analog 설계 영역의 경우, 파운드리가 제공하는 MODEL PDK를 활용해서 Full PVT corner에서 HSPICE simulation을 진행해야 합니다. 즉, PVT corner를 고려한 설계 검증 ownership이 100% 설계자에게 있으며 설계방법론을 강구해야 하는 것입니다. Logic 설계 영역 또한, 파운드리가 제시하는 DM을 참고하되 팹리스 자체 기준을 설립하고 해당 설계방법론대로 설계를 진행하는 경우도 많습니다. 이것이, 파운드리와 팹리스 모두 설계방법론, DM 개발팀이 있는 이유입니다.
①번부터 ③번까지의 특성 외에도 BEOL corner, 소자 신뢰성 margin guide, On Chip Variation margin guide, Power integrity guide, Signal integrity guide, Dynamic Device voltage check guide 등 다양한 설계방법론을 제시합니다. 하지만, 모든 guide의 기본에는 ①번부터 ③번까지의 특성을 고려한 내용이 포함되어 있기 때문에, 회로설계직무 면접을 준비하시는 입장에서는 ①번부터 ③번까지의 특성만 잘 파악하셔도 큰 도움이 될 것이라 생각합니다.
파운드리 DM개발은, Logic 설계 필수 Sign off corner를 정의하고, 설계 margin을 정의해서 팹리스가 PVT corner를 고려한 강건설계를 진행할 수 있도록 설계방법론을 제시하는 업무를 맡고 있습니다.
