TSMC와 삼성전자의 다음 전장
GAAFET 목장에서의 결투, 그리고 그 이후
(이 글은 제가 썼던 비슷한 주제의 글을 먼저 소화하고 읽으시면 더 좋습니다.
https://brunch.co.kr/@sjoonkwon0531/79
https://brunch.co.kr/@sjoonkwon0531/37
https://brunch.co.kr/@sjoonkwon0531/36)
2020년대 들어 초미세 공정, 이른바 sub 10 nm 공정에 대한 팹리스 업체들의 수요는 점점 증가하고 있다. 여전히 10 nm 이상 공정 (예를 들어 14 nm 공정)에 대한 업계의 수요 자체는 10 nm 이하 공정보다 크다. 그렇지만 고부가가치 칩 제조는 결국 10 nm 공정에서 주도될 것이므로, 10 nm 이하 공정으로의 수요 쏠림은 매년 증가할 것이다. 문제는 이러한 공정을 활용하여, 월 수만 장 단위 이상으로 양산 가능한 업체가 대만의 TSMC와 한국의 삼성전자밖에 없다는 것이다. 미국의 인텔 역시 T나 S와 동일한 방식은 아니지만, 자사 기준으로 비슷한 성능을 내는 파운드리를 가지고 있지만, 어디까지나 자사 제품 생산을 위한 것이므로, 전통적인 파운드리 생태계로는 분류하기는 어렵다. T와 S가 10 nm 이하급 공정을 과점하고 있다고는 하지만, 사실 거의 3:1 혹은 4:1 수준으로 T의 점유율은 압도적이다. 압도적인 점유율은 생태계의 확장과 고객 로열티 유지의 기반이 되며, 막대한 매출과 수익은 선행 기술에 대한 선점으로 이어져, T는 이제 파운드리 업체에서는 일반인들도 잘 아는 슈퍼 티어 업체가 되었다.
10 nm 이하급 공정의 시대가 본격적으로 도래하기 한참 전에, 이미 T사는 거의 모든 미세 공정 단계에서 앞도적인 시장 점유율과 수율, 그리고 기술력을 선점하는 포지션을 지속적으로 점유해 왔다. T사가 2000년대 후반부터 지금까지 거의 15년 가까이 재미를 본 기술은 FinFET 제조 공정이다. 과거 CMOS의 교과서라 불리던 MOSFET 제조 공정 이후, T사는 저전력으로 구동 가능하면서도 주요 물리적 feature size를 줄여가며 트랜지스터 집적도를 높이는 방식으로 FinFET 공정에서 지속적인 혁신을 이루어냈다. 심지어 2022년을 한 달 앞둔 이 시점에서도 T사가 가장 재미를 보고 있고 가장 자신 있게 시장에 내놓을 수 있는 기술은 고수율의 FinFET 제조 공정, 그중에서도 28 nm 공정 기술이다.
사실 MOSFET 시대가 저물고 FinFET 시대로 옮겨가면서, 물리적 feature size와 공정의 네이밍 간에는 괴리가 생기기 시작했다. FinFET 구조에서는 Fin 자체가 하층 전극층에 대해 수직 방향으로 배향됨으로써, 수평 방향으로의 물리적 크기 축소 한계를 우회하는 전략을 택한다. 그렇게 향상된 성능을 예전 MOSFET 성능 판별 기준으로 활용했던 half pitch size나 gate length로 다시 환산한 수치를 각 파운드리 업체들이 내세우면서, 실제 물리적 feature size와 공정의 브랜드 사이에는 괴리가 생긴 것이다. 예를 들어 14 nm 공정이라고 해도, 실제 물리적 feature size가 14 nm에 해당하는 구조는 아니고, 다만 그 구조를 상정했을 때 구현되는 성능에 해당하는 공정이 14 nm를 상정하여 구현될 수 있는 것이므로, 그렇게 상징적인 네이밍으로 굳어지게 된 것이라 볼 수 있다. 그렇지만 어쨌든 그 네이밍에 걸맞은 성능이 지속적으로 구현되었고, 꾸준한 비용 상승에도 불구하고 그에 대한 불만을 상쇄할 정도로 양산 방식이 FinFET 중심으로 안정화되고 캐파도 늘어나다 보니, 전통적인 CPU나 DRAM이 아닌 FinFET CMOS 기반 AP나 GPU 등의 전성기가 열렸다. 그리고 2000년대 후반 들어 스마트폰 시대의 시대가 개막되고, 2010년대 중반 이후에는 인공지능 시대가 본격적으로 개화하면서 공정의 미세화 혁신 수평 방향으로의 feature 축소가 아니더라도, 성능 자체의 향상과 소비 전력의 감축을 달성하면 충분히 시장의 수요와 혁신 요구에 대응 가능한 것으로 업계는 받아들이게 되었다. 다만 그 과정에서 여전히 리소그래피 기반의 패터닝 공정 자체에 대한 혁신이 없었던 것은 아니었다. 14 nm 공정까지는 어쨌든 DUV로 대응 가능하며, 10 nm 이하 공정에서도 비용의 문제일 뿐, 여전히 DUV 리소그래피로 공정의 요구 사항에 대응을 할 수는 있다. 그렇지만 한 자릿수 공정으로 들어갈수록 DUV를 이용하여 물리적 feature size를 줄이는 것에 대한 비용은 천정부지로 치솟았고, 사실 비용의 문제를 떠나, multi-patterning에 대한 공정 숙련도 요구 조건이 너무 가혹할 정도로 난해해지는 상황이 있었기에, DUV 리소그래피의 시대는 10 nm 전후에서 끝날 것으로 업계는 예측했었다. 공정에서는 DUV의 한계가 명확했다면, FET에서는 FinFET의 한계가 가시권에 들어오고 있었다.
FinFET 아키텍처를 그대로 물리적 feature size만 축소해가는 방식으로 그대로 가져가면 4 nm급 공정을 전후에서 수많은 문제가 발생한다. 물론 그런 문제들은 그 이전부터 그 가능성이 예측되었던 문제였지만 사실 물리적 크기가 그런 영향이 크게 발현될 정도로 작은 수준은 아니었기에, 큰 문제는 아니었다고 볼 수 있다. 또한 다양한 산화물 소재와 에칭 공정의 발달 등, 파운드리 업체에서 이룩해 온 소재와 공정의 혁신으로 그러한 문제들은 커버할 수 있는 범위 안에 있었다. 그렇지만 10 nm 이하의 공정으로 미세 공정이 옮겨 가면서 이런 문제들의 영향은 더 커지게 되었고, 지금까지 만들어 왔던 혁신만으로는 더 커버할 수 없는 단계가 되었다.
FinFET을 초미세 공정으로 만들었을 때 생기는 문제는 이른바 short channel effects (SCEs)와 누설 전류 (leakage current) 문제다. FET의 기본 구조는 Source (S), Drain (D), 그리고 Gate (G)로 이루어진다. 말 그대로 G는 S와 D 사이의 전류 흐름을 제어하는 역할을 하는데, S-D 사이의 거리가 충분히 멀다면, G의 전류 제어 과정에서 누설 전류 영향은 거의 없다. 호스에 물이 흐르고 있는데, 그것을 커다란 페이퍼 클립으로 묶어 놓을 경우, 약간 틈새는 있겠지만 물은 대부분 막힐 것이다. 그런데, S-D의 사이 거리가 짧다면 이제는 커다란 클립을 쓸 수는 없고, 아주 작은 클립을 써야 하는데, 그러다 보면 묶는 힘이 약해져서 빠져나가는 물이 더 많아질 것이다. 이것이 MOSFET에서 SCE에 의해 생기는 문제의 핵심이다. 그렇지만, S-D 거리가 작다고 해도, 작은 클립을 여러 방향에서 한꺼번에 묶는다면 빠져나가는 물의 흐름을 더 잘 막을 수 있을 것이다. 이 아이디어가 바로 FinFET에서 Fin 형태의 channel을 사방에서 둘러싸는 구조의 핵심이다. 즉, FinFET은 MOSFET에서 특히 문제가 되었었던 SCE 현상을 게이트 소재와 채널의 접촉 면적을 핀 형태로 만들어 늘림으로써 채널에 걸리는 electrostatic effect 제어의 여유를 만들 수는 있었던 것이다.
그런데 패턴 크기가 너무 작아지면 Fin 형태의 gate-channel 조합마저도 이제는 이런 문제에서 해방될 수는 없게 된다. 우선 gate-channel 길이가 너무 짧아지면서 SCE 중, subthreshold swing (SS, 문턱 전압 (threshold voltage) 보다 낮은 전압이 인가된 상황에서도 전류가 흐르는 (즉, 누설되는) 상황)이 더 큰 열화 요인이 될 수 있다. 또한 DIBL (drain-induced barrier lowering) 문제도 gate-channel 길이가 짧아질수록 더 명확하게 불거진다. SS를 먼저 살펴보자. SS의 의미는 결국 원하는 전류 밀도를 얻기 위해 필요한 전압이 얼마가 되어야 하는지에 대한 정량 지표다. 즉, SS가 작을수록 전압을 약간만 조절해도 전류 밀도를 더 큰 범위에서 제어할 수 있고 (즉, 전압을 낮게 가해도 소자를 on 상태로 만들 수 있고), 전압을 가하지 않은 상태 (off 상태)에서도 누설 전류를 최소화할 수 있을 것임을 알 수 있다. 당연히 SS가 낮으면 낮을수록 on/off 사이의 전류 밀도 비율도 커질 것이므로 신호 에러도 낮아지며 (즉, 1과 0을 더 확실하게 구분할 수 있게 되며), 더 낮은 전압으로 on 상태를 만들 수 있으므로, 더 소자 구동 시간이 단축된다. 이론적으로는 SS는 gate-channel 길이가 짧아질수록 더 커지는데, 10 nm 이상 정도 되는 영역에서는 큰 변화가 없다가, 10 nm 이하로 내려가기 시작하면 급격하게 증가하는 경향이 있다. FinFET의 경우, 채널의 두께나 주변 게이트 재료의 물성, 국소 응력, 불순물 농도에 따라 이 값이 달라지는데, 대략 gate length가 10 nm 정도라면 80-90 mV/dec 수준, 5 nm 라면 120 mV/dec 수준이 된다. 이는 굉장히 높은 값이다. 예를 들어 SS가 60 mV/dec이라면 on/off ratio를 10^7 수준 정도로 유지하기 위한 전압이 420 mV (0.42 V)였던 것에 비해, SS가 90 mV/dec이 되면 전압이 640 mV (0.64 V) 정도 (즉, 1.5배)로 증가하기 때문이다. 이는 소모 전력의 증가로 이어진다. 세 자릿수 SS가 생기는 환경에서는 동일한 on/off ratio를 만들기 위해 두 배 이상의 전력이 필요하고, 전력을 높이지 못하는 상황에서라면 on/off ratio는 10^4 까지도 떨어질 수 있어서 신호 에러율이 급격히 증가한다. DIBL 역시 공정 미세화 때문에 점점 심각해지는 문제인데, drain에 걸리는 전기 퍼텐셜의 유효 범위와 채널의 길이가 비슷해지면, source 근처 채널의 에너지 밴드까지 drain의 전기 퍼텐셜 유효 범위가 닿을 수 있다. 이는 애써 형성시킨 barrier가 제 역할을 못 하게 됨을 의미하는데, 통과시켜야 하는 수준 이상으로 더 많은 전자들이 source에서 drain으로 빠져나갈 수 있게 됨을 의미하기 때문이다. 이는 off 상태에서 누설되는 전류가 gate length가 짧아질수록 증가함을 의미한다. 실제로 TCAD 시뮬레이션을 해 보면 FinFET의 경우 gate length가 10 nm 이상일 때는 5-10 mV/V 사이에서 크게 증가하지는 않다가, 10 nm가 되면 35-40 mV/V, 5 nm가 되면 70-80 mV/V까지도 증가할 수 있다.
FinFET에서 이렇게 물리적 feature size 축소에 의해 생기는 명확한 단점은 결국 gate-channel 길이를 10 nm 이하로 가져가기 어렵게 만드는 주요 요인이 된다. 이에 대한 기술적 극복은 주로 각 영역에서의 도핑 농도 조절로 해결이 불가능한 것은 아니나, 도핑 농도를 건드리면 Vth roll off, SS, DIBL, punch-through 같은 문제들이 동시에 영향을 받는다. 어떤 문제를 해결하면 다른 문제는 더 커질 수도 있는 것이기 때문에, 도핑 농도의 정밀한 조절은 기술적 난해함이 더 높아질 수밖에 없는 상황이다. 도핑 농도를 넘어, 이 문제를 보다 근본적인 관점에서 해결할 수 있는 방법은 사실 예전부터 어느 정도 답이 예전부터 정해져 있던 상황이었다. 그것은 FinFET의 개념을 계승하되 (따라서 FinFET의 공정 장비와 조건도 대부분 계승할 수 있다는 장점이 있다), FinFET의 구조적인 단점을 극복하는 방식으로 이루어져야 한다는 것이었다. 그중 대표적인 극복 방법이 바로 GAAFET (gate-all-around FET)이다. 겉으로 보면 FinFET과 크게 달라 보이지 않는 GAAFET이 FinFET가 가장 크게 차이가 나는 부분은 채널을 고층 빌딩처럼 세우는 FinFET과는 달리, 눕혀서 여러 층으로 분리된 상태로 gate 안에 파묻는 구조라는 것이다. 1988년 처음 그 개념이 학계에 보고된 GAAFET는 본래 얇은 핀 (nanosheets)보다는 와이어 (nanowire) 형태의 채널이 나열된 구조가 매설된 형태였다. 그렇지만 더 많은 전류 전송을 위해서는 그 구조가 판상 (nanosheets)로 깔린 형태가 더 유리하다는 것은 상식이니 nanosheets 기반의 GAAFET으로의 구조 변경은 필수적인 일이었다. 이는 이후 MBCFET (multi-bridge channel FET)로의 아키텍처가 선택되는 주요한 동인이 된다.
동일한 소재와 feature size를 가지고 있다고 가정한다면 GAAFET은 FinFET에서 지적되었던 SCE 문제에 대해 유의미한 개선점을 보여 줄 수 있다. 예를 들어 SS의 경우, 5 nm gate-channel length를 기준으로, GAAFET은 75 mV/dec, FinFET은 120 mV/dec을 보여 준다. 이는 GAAFET이 FinFET에 비해 전력 소모면에서나 on/off ratio 면에서나 개선될 수 있는 여지가 크다는 것을 보여 준다. 실제로 GAAFET은 FinFET에 비해 5 nm length 기준으로 적어도 2 orders of magnitude 수준의 on/off ratio 개선을 보여줄 수 있다. DIBL 역시 5 nm length 기준으로 GAAFET은 -40 mV/V, FinFET은 -80 mV/V 수준이므로, 누설 전류 관리 면에서도 확실한 강점을 보일 수 있다. 트랜지스터 밀도를 더 높여야 하고 소모 전력은 더 낮춰야 하는 거의 양립 불가능해 보이는 두 목적을 동시에 잡으려면 누설 전류 감축과 on/off ratio 증가, on 속도 증가는 필수적인데, 적어도 10 nm 이하 공정에 대해서는 GAAFET이 FinFET의 문제를 일부분 해결할 수 있고, 이는 2 nm 영역 (심지어 1 nm까지도)까지는 충분히 대응할 수 있는 기술로 각광받고 있다.
그렇지만 GAAFET의 문제는 FinFET과 달리 채널을 gate 안에 매설해야 한다는 것이다. 당연히 FinFET 공정에 비해 더 많은 패터닝과 에칭 공정이 필요하다. 그리고 FinFET에 대해서는 Fin의 두께에 대한 제약 조건이 크지 않았는데, GAAFET의 경우에는 채널의 두께는 낮출수록 좋고, channel의 간격도 최대한 작게 가져갈수록 유리하다는 점을 만족시키기 위해, 초기 multi-layer 증착 공정에서의 수율 관리가 관건이 된다. 채널 두께가 얇아지면 같은 채널 길이 조건에서 SS를 더 낮출 수 있다. 예를 들어 10 nm 채널 길이 조건에서라면, 채널 두께를 1 nm만 낮춰도 SS는 20 mV/dec나 줄일 수도 있다. 그렇지만 애초에 nanosheet을 어디서 미리 만들어서 가져다가 쌓는 방식이 아니라, Si/SiGe를 번갈아 가며 쌓고 나중에 Dummy gate, SiO2층, 그리고 SiGe 층을 에칭 한 후, 다시 thermal oxidation과 1 nm 두께의 HfO2층을 증착하는 방식으로 nanosheets 형태의 channel을 형성하는 방식이기 때문에, 최초에 Si/SiGe 층이 번갈아가며 형성된 다층 박막 두께에서 발생하는 불확실성은 각 channel 간의 SS 편차를 추가적으로 야기할 수 있다. 이는 GAAFET의 최종 성능이 FinFET보다 더 공정의 정밀도와 최적화 조건에 민감할 것임을 의미하는 것이다. 다시 말해, FinFET에서의 공정 수율 관리보다, GAAFET에서의 공정 수율 관리가 훨씬 더 어려울 것임을 의미한다.
사실 GAAFET의 공정 조건이 까다로운 몇 가지 이유는 더 있다. FinFET과는 달리, GAAFET에서는 나노 구조물을 3차원으로 더 복잡하게 형성해야 하고, 그 과정에서 에칭과 증착 공정의 정밀도 요구 조건 상승은 물론, 각종 oxide 층이 더 세심하게 구조물을 둘러싸는 형태로 conformal coating 되어야 하는 조건이 생긴다. 이때 서로 다른 기계적 물성을 갖는 층간 계면에서는 국소적으로 응력이 누적될 수 있다. 예를 들어 p-type GAAFET을 생각해 보자. Si과 SiGe 같은 경우, Ge의 격자 상수 (lattice constant)가 0.566 nm인 반면, Si은 0.544 nm이므로, SiGe 화합물 반도체를 만들 때, Ge의 분율이 높아질수록, Si-Si/Ge 계면 간 compressive strain은 0%에서 4%까지도 증가할 수 있다. 지진이 단층 사이의 변형도가 증가하면서 생긴 응력이, 그 한계를 넘었을 때 생기는 것처럼, 계면 사이에 생기는 변형은 응력의 누적으로 나타나고, 이를 해소하기 위해 계면에서는 delamination, crack, rupture 같은 불안정성이 생길 수 있다. 계면의 변형이 응력, 그리고 그로 인한 계면 불안정성으로 이어지지 않는다고 해도, 응력 자체는 원자 수준에서는 unit cell의 결정성에 영향을 미친다. 즉, 배향이나 대칭성을 찌그러트릴 수도 있고, 원자 퍼텐셜의 profile에도 영향을 미칠 수 있다. 이는 계면 근처 반도체 소재의 에너지 밴드 구조 (electronic energy band)의 변형을 가져온다는 의미다. 이를 설명하는 고체물리학 이론은 이미 잘 확립되어 있고 (예를 들어 deformation potential theory, pseudo-potential model 등), 이를 기반으로 DFT 계산을 통해 에너지 상태 밀도의 변화 (Density of States (DOS)), 피에조 저항에 의한 전하 이동도 변화 (Piezoresistance mobility model) 등 반도체 소자 성능에 직접적으로 영향을 미치는 물성이 어떻게 변하는지 예상할 수 있다. 이렇게 제어된 응력은 피할 수 없다면 차라리 더 적극 제어하여 물성을 강화하는 방법으로 활용할 수는 있다. 적절하게 최적화만 된다면 적어도 FinFET에 대해서는 SS와 DIBL을 모두 낮출 수 있는 방법이 될 수 있는 것이다.
다만 FinFET에서 최적화되었던 변형된 unit cell 구조를 GAAFET에서 그대로 계승하기는 어렵다. 예를 들어 SiGe의 경우, Ge mole fraction을 0.75로 가져갔을 경우, SS는 75 mV/dec 정도가 나오는데, 이는 동일 스펙의 FinFET의 SS가 66 mV/dec 정도 나오는 것을 생각하면 꽤 큰 증가폭이다. n-type의 경우 SiGe 대신 SiC을 쓸 수 있는데, 문제는 carbon 분율이 높아질수록 높아지는 SS와 DIBL 문제를 GAAFET에서는 더 크게 겪을 수 있다는 것이다. FinFET에서 C mole fraction이 0.03일 때 63 mV/dec 정도였다가, GAAFET이 되면 84 mV/dec로 치솟을 수 있다. 이는 n, p-type GAAFET 모두, FinFET에서 적용되던 SiGe, SiC, 그 외 거의 모든 소재의 최적화 두께와 조성, 도핑 농도 등을 재조정해야 함을 의미한다. 이는 공정의 시행착오가 생각보다 더 많을 것임을 의미한다. 실제로 2015년 이후, 이 과정에서 공정 요소요소마다 많은 특허 장벽이 생기고 있고, 앞으로도 n/p-type GAAFET 최적화 수율 관리 역시 이 소재 관련 기술의 선점에서 격차가 벌어지게 될 것으로 전망된다.
특허 출원만 놓고 보면, 현재 파운드리 업계에서 GAAFET 기술에 대해 가장 많은 진보를 이루고 있는 업체는 역시 TSMC와 삼성전자다. 사실 GAAFET이 FinFET의 공정을 계승할 수 있고, 소재도 거의 그대로 가져다 쓸 수 있으므로 이는 당연히 예상할 수 있는 부분이다. TSMC는 2011년 이후 지금까지 출원된 전 세계 GAAFET 관련 특허 중, 대략 30% 정도, 삼성전자는 20% 정도를 점유함으로써, 양사는 GAAFET에 대한 기술 역시 과점하는 양상을 보이고 있다. 3-5위는 IBM, GF, 인텔이 차지하고 있는데, 특히 인텔은 TSMC나 삼성전자의 오리지널 GAAFET과는 다른 방향으로 (i.e., RibbonFET) FinFET 이후의 시대를 대비하고 있는 양상이다. 주목할만한 부분은 중국 파운드리 업체들의 GAAFET 특허 비중이 거의 0%에 가깝다는 것인 데, 이는 중국의 반도체 제조 기술력 부족 때문이라기보다는, 중국 파운드리 업체들이 GAAFET으로 진출함에 있어 반드시 인용해야 하는 원전 IP의 활용이 미국의 기술 제재 속에서는 원천적으로 불허된 상황에 놓인 것에 의한 것 때문이라는 것이 더 적절한 해석이다. 물론 GAAFET으로의 전환에 대해서는 FinFET에서의 축적된 기술력이 필요하므로, T사나 삼성전자 수준으로 FinFET의 기술 성숙도를 적어도 10 nm 공정 수준에서 이룩하는 것은 중국 파운드리 업체들에게 있어 GAAFET으로 가는 최소한의 선결 조건이다. 실제로 GAAFET으로의 전환이 어려운 상태에서, SMIC 같은 중국의 파운드리 업체들은 비교적 성숙한 기술인 FinFET에 대한 특허에 더욱 집중하고 있는 모양새를 취하고 있다. 실제로 2019년 기준, 전 세계 FinFET 특허 출원 1위는 TSMC지만, 2위는 이제 삼성전자가 아닌 중국의 파운드리 1위 기업인 SMIC다. 삼성전자는 그 뒤를 이어 3위를 차지하고 있다. 이는 여전히 10 nm 이상에서의 성숙한 파운드리 공정에서는 DUV와 FinFET 조합에 대한 수요가 크기 때문이라는 것, TSMC의 기술 성숙도와 고객 생태계의 다수가 여전히 FinFET 중심이라는 것, 그리고 중국의 파운드리 자본 투자가 주로 DUV + FinFET 조합에 역시 집중되고 있다는 것으로 해석할 수 있는 부분이다. 삼성전자는 TSMC에 크게 뒤져 있는 FinFET 기반 파운드리 점유율을 가져오기 위한 전략보다는, FinFET 이후의 시대에서 새롭게 창출되는 EUV + GAAFET 조합에 대한 수요를 선점하겠다는 전략으로 해석할 수 있다. 물론 이는 TSMC가 GAAFET 시대로의 전환을 얼마나 빨리, 그리고 더 많이 해낼 수 있느냐에 따라 달라질 수 있는 부분이다. 실제로 전 세계 GAAFET 특허 출원 건수는 CAGR 30% 정도를 기록하면서 매년 꾸준히 증가하는 반면, FinFET 특허 출원 건수는 2017년에 정점을 찍은 이후, 계속 감소세를 보이고 있다. 이는 달리 해석하면 TSMC와 삼성전자가 다음 세대 초미세 공정 기술 경쟁으로 무게중심을 옮기고 있는 와중에, 상대적으로 저부가가치 공정인 FinFET의 빈자리를 SMIC 등의 중국 업체들이 채우고 있는 형국이라고 해석할 수 있는 부분이다. 그럼에도 불구하고 앞으로 몇 년 동안은 전기차와 가솔린차의 공존이 이어질 것처럼, 여전히 FinFET과 GAAFET의 공존은 이어질 것이고, GAAFET이 대세가 된다고 해도 여전히 FinFET을 필요로 하는 (혹은 FinFET만으로도 충분한) 칩에 대한 수요는 기저에 깔리고 있을 것이기 때문에, 중국의 파운드리가 완전히 퇴출되거나, TSMC가 FinFET을 포기하는 일은 없을 것이라 생각한다. 다만, 결국 고부가가치 제품에 대한 선점은 기술의 안정화, 양산으로의 전환, 그리고 그 둘 사이의 시차를 줄이는 것으로 결정될 것이므로, GAAFET의 양산에 대한 경쟁은 T사와 삼성전자 사이의 주요 경쟁 아이템이 될 것이다.
결국 2020년대 중후반의 파운드리 싸움은 EUV를 활용한 GAAFET (MBCFET)의 생태계를 누가 먼저 안정화하는가, 수율을 누가 먼저 균일하게 하는가, 그리고 누가 더 용감하게 캐파 증산을 위해 자본을 거대 투입할 수 있는가의 싸움으로 결정될 것으로 보인다. 최근 TSMC가 애초 목표로 했던 로드맵에 비해 반년-1년 정도 늦은 시점인 2022년 하반기를 목표로 3 나노 공정 (N3) 양산에 돌입한다는 소식이 최근 전해졌는데, 이는 TSMC가 생산하는 실제 칩의 출시는 2023년 상반기가 될 것임을 의미한다. 그런데 여기서 주목할만한 부분은 TSMC는 여전히 N3 양산에서도 FinFET을 활용할 것이라는 부분이다. N3을 개선한 2세대 N3 공정 (N3E, N3과 1년 정도 시차)에서마저 GAAFET이 아닌 FinFET을 활용한다는 방침 역시 알려졌는데, 이는 TSMC 입장에서 GAAFET의 안정적 수율 확보와 양산이 생각보다 훨씬 어려운 조건에 놓여 있음을 방증하는 부분이기도 하다. TSMC의 로드맵대로라면 2025년 말이나 되어서야 N2 공정부터 GAAFET 공정이 본격적으로 채택될 것으로 보인다. 실제 이 공정을 제일 먼저 활용하게 될 업체가 어디인지는 확실하지 않으나, 지금까지의 추세대로라면 결국 애플의 아이폰에 들어갈 A 시리즈 AP가 될 가능성이 높다. FinFET 기반의 10, 7, 5 나노 공정 모두 TSMC에게 밀리고 있는 삼성전자 역시 당분간은 FinFET 기반의 공정을 유지할 것으로 보이지만, 평택 팹과 텍사스 오스틴, 그리고 테일러에 신규 건설할 팹에서는 3 nm 공정부터 먼저 모험을 시작할 가능성이 높다. 평택 팹에서의 테이프 아웃 테스트가 완료되면 삼성전자는 미국의 팹리스 업체들 (퀄컴, AMD, 구글, 엔비디아)을 타깃 삼아 텍사스 신규 팹을 가동할 가능성이 높다. 실제로 삼성이 몇 달 전 발표한 신규 투자 계획의 절대 비중은 신규 파운드리에 대한 거대 자본 투자였음을 상기해 보자.
삼성전자의 경우, TSMC에 비해 유리한 것은 GAAFET의 확장판인 MBCFET에 대한 원천 특허가 있다는 것인데, 이는 앞서 이야기한 것처럼 무엇보다 전력 소모 성능 면에서 큰 개선이 이루어질 것이 확실하므로, 특히나 저전력 고성능이 필요한 AP와 GPU 시장에서 승부수를 걸만한 아이템이 될 수 있을 것으로 전망된다. 삼성의 예상에 따르면 전력 소모는 50% 감소, 트랜지스터 집적도는 35% 향상될 것으로 전망되는데, 2022년 본격적으로 3 nm 공정이 양산 테스트에 들어간다면 (물론 연기될 가능성도 있다), 2023년 상반기부터는 MBCFET 양산이 시작될 수 있을 것으로 보인다. TSMC가 2023년 상반기에 여전히 N3, 2024년에는 N3E, 그리고 2025년경에야 MBCFET이 아닌 GAAFET으로 양산에 돌입하는 것을 생각해 보면, 기술적으로는 짧게는 1년, 길게는 2년까지도 격차를 만들 수도 있음을 의미한다. 문제는 기술적 격차 자체가 아닌, 충분히 안정화된 수율과 양산 캐파 확장이다. 사실 GAAFET 시험 생산에서 기술적 가능성이 계획대로 구현될 것이냐를 놓고 보면, 삼성이 그간 10 nm 이하 공정에서 생각보다 많은 시행착오를 겪고 있었다는 것에 비춰 보면 그 결과를 결코 낙관할 수 없는 부분이기도 하다. 다만, 삼성은 MBCFET에서의 기술적 어드밴티지를 이용하여, 향후 적층형 로직 반도체로의 기술 솔루션을 만든다는 복안을 가지고 있으므로, 이 승부수가 통한다면 향후 기술 경쟁에서는 유리한 고지를 선점할 수는 있다.
3 나노 이후, 2 나노 공정에서의 경쟁은 2025년 이후 시작될 것인데, 현재의 추세로는 2026년 하반기나 되어서야 본격화될 것으로 보인다. 10 nm 대비, 2 nm 공정은 대략 6-10 배 정도의 트랜지스터 집적도 향상이 가능할 것으로 보이는데 (이 경우, 10-20억 개/mm^2의 집적도를 달성할 수 있다.), GAAFET을 적용했을 경우와 아닌 경우의 전력 소모량은 25% 수준이다. 즉, 4배 정도의 전력 소모 성능이 GAAFET의 장점으로 작용할 수 있을 것으로 보인다. 다만 2 nm 공정부터는 3 nm 공정과는 달리, 본격적으로 EUV에서도 더 기술적 구현이 어려운 high NA EUV (장비를 만드는 것도 어렵지만, 그 장비를 공정에 맞게 최적화하는 것은 더 어려울 것)를 동시에 적용해야 할 것인데, 이는 공정 난이도와 수율 관리가 두 배 이상으로 어려워질 것임을 의미한다. 이는 양산 시점의 램프 타임과 공정 비용의 상승을 불러일으키는 기제가 될 것이다. TSMC의 10 nm 이하 공정의 주요 고객이 애플을 중심으로 형성되면서 테스트베드이자, 플래그쉽 공정의 주인공이 된 것처럼, 삼성의 3 nm 파운드리에서도 주요 파트너사들과 만들어 가는 생태계가 중요해지는데, 최근 소스에 따르면 AMD가 3 nm 파운드리의 첫 고객이 될 가능성이 높다. AMD는 현재의 10 나노 이상 GF나 10-5 나노 사이 TSMC와의 위탁 생산을 3 nm 이하 공정에서는 삼성으로 옮겨갈 가능성이 매우 높은데, 이는 대형 물량 위탁 생산이 될 것이고, 삼성 입장에서는 이를 통해 신규 파운드리 공정의 원가 경쟁력을 찾을 수 있는 기반이 될 것으로 생각한다.
앞으로의 초미세 공정의 주요 전장은 T/S의 GAAFET/MBCFET과 인텔의 RibbonFET 사이에서 전개될 것이며, 이 과정에서 누가 더 최적화에 유리한 소재를 확보하였는지, high NA EUV와의 조합을 어떻게 최적화할 것인지, 밀도를 희생하고 클럭을 잡을 것인지, 밀도를 밀어붙이며 전력을 포기할 것인지 등의 전략의 싸움이 될 것으로 보인다. GAAFET이라고 해도, 대부분의 공정 노하우와 장비는 FinFET에서 활용되던 방식을 계승할 수 있다는 점에서, 당장은 훨씬 고객사가 많고 경험이 더 풍부한 TSMC가 신규 공정에서도 유리할 것이다. 그러나 먼저 기술적 승부수를 던진 삼성 입장에서는 선수를 이어갈 수 있다는 장점을 앞세워, 그리고 텍사스에 추가로 건설하는 파운드리에서의 확장 가능성, 시장 선점 가능성을 생각하여 생태계 확장과 가격 방어를 동시에 달성할 수 있다면 불리한 전장이 되지는 않을 것이라 생각한다. 앞으로 눈여겨보아야 하는 기술적 추이는 GAAFET에 적합한 새로운 high K 재료를 찾을 수 있는지, wire bonding이 아닌 다른 방식의 전력 공급 구조 혁신을 만들 수 있는지, 계면에서의 변형을 역으로 잘 이용하여 전하 이동도를 향상할 수 있는지, nanosheet역할을 할 수 있는 다른 반도체 재료를 찾을 수 있는지 등을 살펴보면 될 것이다.
더 멀리는 GAAFET이나 MBCFET도 최종 기착지는 아니다. GAAFET은 그저 3-1 nm 공정을 담당할 중간 기착지 정도로 봐야 하고, 2030년 이후의 1 nm 공정 혹은 그 이하 ‘옹스트롬’ 공정 레벨에서는 지금과는 전혀 다른 방식의 혁신이 있어야 한다. 예전에도 언급했지만, 사실 여전히 그에 대한 뾰족한 로드맵은 보이지 않는다. 소재면에서는 2D 반도체나 single-atom 기반의 반도체를 생각할 수 있지만, 그를 제대로 이용할 수 있는 소자는 여전히 기초 연구 단계이고, 공정면에서도 high NA EUV 이후의 광원에 대한 대안도 뚜렷하지 않다. mm^2 당 트랜지스터 집적 밀도 1,000억 개 시대가 2030년 이전에는 도래할 가능성이 높지 않고, 오히려 방열이나 저전력에 주안을 둔 요소 기술로 몇 년을 더 버틸 가능성도 있다. 오히려 GAAFET 같은 구조를 기반으로, 전기적 신호는 물론, 자성 신호 (스핀 정보)나 광자 정보 (photonics)를 조합하여 실질 정보 처리 성능을 향상할 수 있는 방법이 시도될 가능성이 있으며, 3D NAND 플래시에서 그랬듯, 3차원으로 더 고층 로직 구조를 만드는 공정의 혁신이 앞으로의 방향을 이끄는 방법이 될 가능성도 있다. 그 방향은 공정의 비용과 적절한 소재 확보의 여부로 갈릴 것이며, 혁신의 방향의 변화가 어떻게 만들어질지 모르므로, 결국 곳곳에 미리 특허를 심어 두는 방법으로 대비하는 수밖에 없을 것이다. 뜬금없지만, 그래서 중국에서 대규모로 벌어지고 있는 반도체 소재에 대한 무지막지할 정도의 기초 연구와 데이터 축적은 그래서 한 편으로는 혁신에 대한 기대를 갖게 하는 반면, 한 편으로는 결국 산업의 주도권이 버티기 전략으로 일관하게 될 중국에게 넘어갈 가능성이 엿보여서 걱정이 되기도 하는 부분이다. 업계의 선두 주자들은 너무도 특정 공정과 구조와 소재와 장비의 좁은 범위에 매몰되어 있고, 대마불사의 심정으로 그 좁은 범위에 돋보기를 가져다 대며 인력과 자본을 쏟아붓고 있는데, 그 범위를 둘러싸는 높은 장벽을 세울수록, 후발주자들은 그 장벽 안으로 들어오는 것이 아닌, 아예 다른 길을 만들어낼 가능성이 있다. 혁신이 더 이상 그 좁은 성 안에서 나오기 어렵다는 결론이 보이기 시작하면, 쏟아부은 자원과 기술은 오히려 발목을 잡을 수도 있기에, 다른 길에 대한 투자와 연구개발을 동시에 만들어 나가야 한다. 아마도 정부가 여전히 반도체 산업에서 존재감을 보존하고 싶어 한다면, 이 부분에 대해 제대로 그 존재감을 보이면 좋을 것이라 생각한다.
