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Apr 01. 2020
알아두면 좋은 반도체 기본지식
핵심을 알아야 한다.
반도체에 관심 있고 반도체 회사 입사를 희망하는 대학생 및 취업준비생을 만나서 이야기를 나누다 보면 그들은 종종 묻는다.
반도체 관련 수업을 들으며 다양한 내용을 접하고 배웠는데 이 부분이 실제 반도체 회사에서 어떻게 쓰이는지 궁금합니다.
이 질문의 답을 명쾌하게 제시하는 것은 불가능하다.
반도체 device 별로 적용되는 설계/소자/공정 등 기본은 같지만 각각을 세부적으로 파고들어가면 끝도 없이 다르게 적용된다. 무엇보다 본인이 현업에서 일하거나 접점을 갖지 않는 이상 그 내용 자체를 파악하기는 쉽지 않다.
만약 내가 반도체에 관심 있고 반도체 회사 입사를 희망하는 대학생 및 취업준비생의 입장으로 미리 알고 있고 이를 좀 더 구체화시켜 준비한다면 어떤 것들이 도움이 될까?
2020년 현시점을 기준으로 생각해 보았다.
본인만의 차별화된 경쟁력은 중요하다.
<알아두면 좋은 반도체 기본지식>
1. Cell/Peri
- 기본적으로 Cell과 Peri (Periphery)로 구분되며 데이터의 저장은 Cell에서 이뤄지며 Gb, Tb 용량의 제품들은 다시 말해 Cell의 개수를 뜻한다. 현재 반도체들은 이진수를 이용하므로 가능한 연산의 수 2^X (X: Cell 개수)이다.
- 일반적으로 Bit line은 신호(0,1)를 전달하며 Word line은 Gate의 On/Off를 조절한다.
- Peri는 electron/hole을 원활하게 컨트롤하기 위한 드라이버, 증폭 장치 등 각 종 신호 장치들로써 Metal line으로 연결되어 작동한다. 우리는 공부할 때 Cell 영역에만 집중하지만 실제로 Peri도 중요한 역할을 한다.
Bank(Cell 집합체) 내에도 작은 Periphery가 존재한다.2. Data 저장
- DRAM은 Capacitor(high-k), NAND는 CTN (Nitride)에 Polarization, FN tunneling 이용해 data를 저장한다.
Capacitor 내 Dielectric layer 내에 Data를 저장한다. - DRAM의 Capacitor는 high-k로 구성되어 있으며 high-k를 쓰는 이유는 dieletric으로써 저장용량을 극대화시켜 결국 Capacitance 값을 높이기 위함이다.
- NAND는 물리적 한계를 극복하고 집적도를 높이기 위해 2D에서 3D로 구조 자체를 변화시켰으며 3D층이 높아질수록 Aspect ratio 맞물려 다양한 난제들이 존재한다.
3. Gate 구조 변화
- MOSFET의 Planar Gate 구조는 미세화(Scaling)로 인해 90년대에 이미 사라졌으며 현재는 Buried gate, FinFET 등 device에 따라 각기 다르게 사용 중이다. 또한 Gate 구조의 변화뿐만 아니라 Source/Drain 물질, dopant 및 dielectric의 변화 등 다양한 방법으로 디바이스에 적용 중이다.
- CMOS device에서 Gate 구조 변화는 크게 Strained channel-HKMG-FinFET 순으로 변화하였다.
Intel사 CMOS transistor 변화 - PMOS의 경우 majority carrier인 hole은 electron보다 큰 effective mass로 인해 mobility가 NMOS대비 약 1/3 수준밖에 되지 않아 이를 개선하고자 Source/Drain을 SiGe으로 epitaxial로 시킨다.
- Si 보다 큰 Ge은 epitaxial로 성장할 때 Source/Drain에 Tensile stress 유발하고 이는 channel 영역에 compressive stress를 가해주어 결과적으로 hole mobility를 개선시킨다.
- high-K를 사용하면 dielectric constant가 높아 Gate oxide 두께를 증가시켜도 원활한 Gate on/off 가능하며 이는 leakage current를 줄여줄 수 있다.
- FinFET은 미세화로 인해 물리적으로 줄어든 Channel 길이를 늘려 Short channel effect 및 hot carrier 형성을 줄여서 디바이스 성능을 개선시킨다.
FinFET 구조는 Planar FET 대비 선폭이 줄어도 Channel 길이는 오히려 늘어난다. 글을 읽으며 낯설기보다 익숙했고 이런 생각도 할 수 있다.
이미 내가 알고 있는 내용인데?
